Understanding the Basics of Setup and Hold Time _ EDN

9/28/2015Understanding the basics of setup and hold time | EDN EDN MOMENT Bell X­2 exceeds Mach 3, September 27, 1956 DESIGN CENTERS About Us ·  Subscribe to Newsletters TOOLS & LEARNING COMMUNITY EDN VAULT Search Login | Register Home > Analog Design Center > How To Article Understanding the basics of setup and hold time Deepak Behera, Karthik Rao C.G. and Deepak Mahajan, Freescale Semiconductor ­April 19, 2012 12 Comments Share 9 7 Tweet 11 Like 35 To understand why setup and hold time arises in a flip­flop one needs to begin by looking at its basic function. These flip­flop building blocks include inverters and transmission gates. Inverters are used to invert the input. It is important here to note its characteristic voltage transfer curve (See Figure 1). Figure 1. A basic building block of a flip­flop, an inverter features a characteristic voltage transfer curve. A transmission gate, denoted by Tx throughout the article, is a parallel connection of nMOS and pMOS with complementary inputs to both MOSFETs (see Figure 2). Bidirectional, it carries current in either direction. Depending on the voltage on the gate, the connection between the input and output is either low­resistance or high­resistance, so that Ron = 100 Ω or less and Roff > 5 MΩ. This effectively isolates the output from the input. Figure 2. A transmission gate, shown here with a truth table, is a parallel connection of nMOS and pMOS with complementary inputs to both MOSFETs. Whenever both nMOS and pMOS are turned on, any signal '1' or '0' passes equally well without degradation. The use of transmission gates eliminates undesirable threshold voltage effects which give rise to loss of logic levels. http://www.edn.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 1/8  Setup time is defined as the minimum http://www. Normal operation of a flip­flop In order to visualize normal operations of a flip­flop (See Figure 4).com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 2/8 . the change would reflect only at node Z when CLK is LOW and it would appear at the output only when the CLK is HIGH. It is here that we introduce SETUP and HOLD time. It latches 1. latching circuit on LHS is enabled. When the CLK is LOW. the RHS latching circuit is enabled (See 4c) and there is no change in output. Figure 3. Figure 4.edn. Input follows the path D­W­X­Y­Z and finally Z = 0. an inverter may or may not be present (See Figure 3). Hence it is a positive edge triggered flip­flop. The workings of a D flip­flop whereby the darkened line shows the conducting path. if D changes. The transistor level structure of D flip­flop contains two back­to­back inverters known as a'latching circuit. Any change in input is reflected at node Z which is reflected in the output at the next positive edge of CLK. initially D = 0 and CLK is LOW. In summary. Immediately after the D input. Note that the output arrives at the positive edge of CLK. which results in Q = 0 (which is what it should be for D = 0). in 4a.' since it retains a logic value. We are neglecting the 'latching circuit' on RHS for the time being.9/28/2015 Understanding the basics of setup and hold time | EDN The transistor level structure of a D flip­flop contains two 'back­to­back' inverters known as a 'latching circuit. When the CLK is HIGH (See 4b).  Let's look at why and how this can be true. defining the reason for hold time within a flop.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 3/8 . when D = 0 and CLK is LOW. which is known as a hold violation. There is a finite delay between the CLK and CLK BAR so that the transmission gate takes some time to switch on or off.edn. A finite positive setup time always occurs. and is a part of the flip­flop. Reason for SETUP Time: Figure: 5. there may be combinational logic sitting before the first transmission gate to make the flop set­reset­enable or scan­enable. As discussed earlier. and producing it in the output (Q = 0 and Q' = 1). HOLD time is measured with respect to the active CLK edge only. It is indispensable for node Z to have a stable value by then. In Figure 5. Note that setup and hold time is measured with respect to the active clock edge only. negative. as defined above. Therefore. http://www. The relationship between Tinitial and TTX gives rise to the various types of hold time that exist. input D is reflected at node Z so that W = 1. This delay establishes whether the hold time is positive. Tinitial is the time delay introduced by the combinational logic sitting before the first transmission gate and TTX is the time taken for the transmission gate to switch ON or OFF after the CLK and CLK BAR is given. and Z = 1 and it will take some time to traverse the path D­W­X­Y­Z. The darkened line shows the conducting path for hold time. however hold time can be positive. will produce a stable value at node Z. The CLK and CLK BAR in Figure 6 that controls the switching of the transmission gates. When the CLK is HIGH. the LHS 'latching circuit' kicks into action latching the value present at node Z. In Figure 6. The time it takes data D to reach node Z is called the setup time. In Figure 7. zero. possibly for yet another reason. or any other logic sitting before transmission gate T1. Any data sent before the setup time. Any violation may cause incorrect data to be captured. This defines the reason for the setup time within a flop. input data D is given to the inverter. which is known as setup violation.9/28/2015 Understanding the basics of setup and hold time | EDN amount of time before the clock's active edge that the data must be stable for it to be latched correctly. which in turn translates to the output. come after the ramping up of the CLK signal. The time that it takes data D to reach node Z is called the SETUP time. or zero. In the meantime it is necessary to maintain a stable value at the input to ensure a stable value at node W. This introduces a certain delay in the path of input data D to reach the transmission gate. Y = 0. i. Violation in this case may cause incorrect data to be latched. Hold time is defined as the minimum amount of time after the clock's active edge during which data must be stable. Reason for HOLD Time: Figure 6. As previously indicated.e. or even negative. after passing through buffers and inverters. T1 is switched OFF and T2 is switched ON. Figure: 8. In Figure 8. and H3 denotes the respective hold margins.edn. Adjusting the TTX changes the hold margin. and negative hold time.G.  http://www. and Tinitial is the time delay introduced by the combinational logic sitting before the first transmission gate. But after the clock edge. TTX indicates the time taken for the transmission gate to switch ON or OFF after the CLK and CLK BAR arrive. Karthik Rao C. Relationships that establish positive. playing with the TTX will change the hold margin. If any new data change now passes through this gate before its completely closes. S represents the setup margin. About the authors: Deepak Behera is a design engineer with experience in signal integrity and package designing and analysis.9/28/2015 Understanding the basics of setup and hold time | EDN Figure 7. The relationship between Tinitial and TTX establishes various types of hold time The relationship between Tinitial and TTX in Figure 8 further clarifies positive. zero. CLK represents the clock with an active rising edge. If there is no setup violation. H2. the original data is now corrupted and hence correct data cannot come out of the RHS latch. D2 and D3 represent various data signals. and H1. Share 9 7 Tweet 11 Like 35 12 Comments Write a Comment To comment please Log In KarthikR856 Hi DurgeshK461. stable data has indeed reached point Z (not just point X).  Hold time is not just a formality. D1. zero. there is a certain time before the transmission gate itself closes completely.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 4/8 . is a design engineer with experience in digital IP design. Since HOLD margin is always decided with respect to the active clock edge. Deepak Mahajan is a design Engineer with experience in SoC verification. and negative hold time.  2014 10:44 PM EST 0 |  0 Reply pekon_ Thank you for such informative article with in­depth explanation. does it mean that it is more easier prone to setup failure? Thanks  Mar 10. The minimum amount of time the data required to be stable on active clock edge while T1 and T2 turn off and on http://www. Apr 29.edn.9/28/2015 Understanding the basics of setup and hold time | EDN ­ Karthik Rao C. 80% high 20% low.I got it clear now that what exactly setup and hold time is. the stable data has already reached the point X. That means if we think that there is no set up violation.g.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 5/8 .  Regards  Deepen Sept 11.  I think i understand the hold time now. G.. One more thing worth mentioning that a combi logic sitting before the D input will also affect teh set up time as it will take more time for the input to reach the output of latch 1. 2014 12:16 PM EST 0 |  0 Reply deependsailor Superb article. Sept 25. e.  [pekon] Feb 27. 2015 3:31 PM EDT 0 |  0 Reply DurgeshK461 I think the hold requirement is just a formality. So after the edge. That means the correct data will come out even if we have a hold violation. 2013 7:36 AM EDT 0 |  0 Reply kiran5509 Hello Deepak. even if we change the input It will not get latched in the first latch. because It is measured from the edge. 2014 2:54 AM EDT 0 |  0 Reply jasonkee111 hi  if the clock is not 50% duty cycle.  The whole of my engineering and even my 1 year job did not help me in giving such a good reasoned understanding. the initial inverter stage may or may not be present in the actual circuit.  Manju Apr 2. Apr 27. Very well written article.  Manju Apr 2. Kindly please clarify. Jun 26.edn. 2012 5:30 AM EDT 0 |  0 Reply Karthik Rao Hi Saurabh. But during explanation of hold the conduction path is show from D to W.. should the hold time be Z holding study while the T2 gets turned on?. 2012 2:42 AM EDT 0 |  0 Reply ddr71m Hi Saurabh.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time Reply 6/8 .  Thank you.  Thank you.  Thank You very Much  Aug 2. 2012 5:42 AM EDT 0 |  0 http://www. if present is usually used for adding scan chaining capabilities to the flip­flop to help check Design For Testability.9/28/2015 Understanding the basics of setup and hold time | EDN respectively.. 2013 4:47 PM EDT 0 |  0 Reply Sai Govinda Rao Awesome Article . This inverter. As mentioned in the article. with the transmission gates present to provide the right clock edges to the latches resulting in a Flip­Flop operation.  That figure essentially consists of two latches connected in series. 2013 4:08 PM EDT 0 |  0 Reply kiran5509 The conducting path during rise edge is from Z to Q right. This article is really top notch a much needed on.  can you tell me the cause for setup and hold time? Apr 22.e.In my circuit. 2012 1:22 AM EDT 0 |  0 Reply anonymous user But sir why do we need such a complex circuit for D flip flop? This can be made simply by feeding the output of first d­latch to the second d­latch (i. Is their a good article. only 2 d­latches in series) with first one driven by clk and second one by clk'. 2012 2:07 AM EDT 0 |  0 Most Popular Reply Most Commented System level design and integration challenges with multiple ADCs on single chip Understanding the basics of setup and hold time Product How­to: Digital isolators offer easy­to­use isolated USB option Managing noise in the signal chain. giving concrete ways to minimize metastability using MSI logic for those of us who dont use programmable logic devices? Apr 26. without Marketing Fluff.9/28/2015 Understanding the basics of setup and hold time | EDN anonymous user I think its more important to understand what happens when you cannot control setup and hold times.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 7/8 .edn. Part 2: Noise and distortion in data converters War of currents: Tesla vs Edison Simple reverse­polarity­ protection circuit has no voltage drop Control an LM317T with a PWM signal Start with the right op amp when driving SAR ADCs Helping board designers work with high­performance timing Design calculations for robust I2C communications RELATED CONTENT http://www. 9/28/2015 Understanding the basics of setup and hold time | EDN Equations and Impacts of Setup and Hold Time Phase steps overcome slim testing margins 03.com  |  Embedded  |  TechOnline |  Design  News |  DesignCon  |  ESC Working  With  Us:  About  |  Contact  Us  |  Media  Kits Terms  of  Service |  Privacy  Statement  |  Copyright  ©  2015  UBM  Canon  All  Rights  Reserved http://www.edn.26.com/design/analog/4371393/Understanding­the­basics­of­setup­and­hold­time 8/8 .98 Use logic­analyzer setup/hold triggering to ensure timing margins Video Design Idea: Diagnose setup and hold times in synchronous and asynchronous circuits Hierarchical timing concepts FEATURED  RESOURCES Subscribe to RSS: or DESIGN CENTERS MORE EDN Analog Medical Blogs EDN TV Automotive PCB Design Ideas Events Components & Packaging Power Management Tech Papers Consumer Sensors Courses DIY Systems Design Webinars IC Design Test & Measurement LEDs Wireless/Networking GLOBAL  NETWORK  EE  Times  Asia Taiwan  EE  Times  China  EDN  Asia SUBSCRIBE TO NEWSLETTERS TODAY!  DON'T MISS ANOTHER ISSUE OF EDN IN YOUR INBOX!  EE  Times  Europe  EDN  China  EDN  Japan About Us  EE  Times  India  TechOnline  India  EE  Times  Japan  ESC  Brazil  EE  Times  Korea  EE  Times  ESC  India UBM  Canon  Electronics  Engineering  Communities EE  Times |  EDN  |  EBN  |  DataSheets.