6.1 Em relação a vantagem e desvantagem da E/ S mapeada na memória com relação à E/S independente. Enumere duas vantagens e duas desvantagens. Vantagens: 1. Não há necessidade de mais linhas de controle no barramento para distinguir comandos de memória de comandos de entrada e saída. 2. O endereçamento é mais flexível. Registradores podem ser utilizados para dados ou módulos de entrada e saída, também, diversos modos de endereçamento de instrução podem ser usados. Desvantagens: 1. Memória mapeada de entrada e saída utiliza instruções de referencia de memória, que, em algumas máquinas, são maiores que instruções de entrada e saída, fazendo com que o programa se torne maior. 2. O endereçamento lógico do hardware dos módulos de entrada e saída é mais complexo, por causa do tamanho do endereçamento dos periféricos. 6.2 Em quase todos os sistemas que incluem módulos de DMA, o acesso do módulo de DMA à memória principal tem prioridade mais alta do que o acesso da Cpu. Por quê? Se o processador da CPU tem um ciclo “roubado” ao tentar ler ou escrever na memória, normalmente nenhum dano ocorre, exceto um pequeno atraso de tempo. Entretanto, numa transferência via DMA, que está transferindo dados de ou para algum periférico, uma parada “longa” de transferência (negação de continuidade de acesso a memória principal) pode gerar perdaou corrupção dos dados. 6.3 Considere o sistema de disco descrito no Exercício 5.6 e suponha que o disco gira a 360 rpm. Um processador lê um setor do disco usando E/S dirigida por interrupção, com uma interrupção por byte transferido. Se o processador gasta 2,5 Ils para processar cada interrupção, qual a porcentagem do tempo do processador despendida no tratamento de EI S (desconsidere o tempo de busca no disco)? Se temos o disco girando a 360 rpm, então um byte é lido do disco em: T = tempo de transferência b = número de bytes transferidos N = número de bytes da trilha r = velocidade de rotaçãp (rpm) T = b/(r*N) = 1 / (360 rpm * 512 bytes/ setor * 96 setores/trilha) T = 3,4 s Se uma interrupção ocorre a cada byte, então o sistema operacional irá processar a interrupção (2,5 s), a seguir realizar alguma outra tarefa, depois, processar outra interrupção, etc... O tempo entre as interrupções é igual ao tempo necessário para ler 1 byte. Em outras palavras, o disco irá ler 1 byte, então interromper o sistema operacional, depois, lerá outro byte. O sistema operacional apenas poderá realizar algum outro trabalho se tiver tempo suficiente para processar uma interrupção antes que outra ocorra. Neste caso, o processador irá despender 2,5 s / 3,4 s / byte ou 74% de seu tempo no tratamento de E/S. 6.4 Repita o Exercício 6.3 usando DMA e supondo uma interrupção a cada setor transferido. Com DMA, existe apenasuma interrupção por cada setor inteiro. Isto leva 3,4 s/byte * 512 bytes/setor = 1,741 s para ler o setor. Desta forma, o processador somente gasta 2,5 s / 1741 s = 0,14% do tempo de tratamento de E/S. Nota: Não está sendo levado em consideração o tempo de atraso rotacional, na resposta acima. Caso este tempo seja incluído, então o tempo para ler um byte será aumentado na forma: mas não envolvem qualquerinstrução de E/S. Suponha. ENTRADA ESAíDA 237 . duas leitoras de cartão e dez terminais de vídeo / teclado. O processador pode executar no máximo 106 instruções por segundo.6 + 2*1.7 Um computador contém um processador e um dispositivo O de E/S.003% em ambos os casos). Considere as seguintes taxas de transferência: Unidade de disco: 800 Kbytes/s Unidade de fita magnética: 200 Kbytes/s Impressora de linha: 6.2 (leitor de cartão canal multiplexador) 10 * 1(terminal de vídeo/teclado canal multiplexador) 800 + 800 + 2*6.5 Um módulo de DMA transfere caracteres para a memória usando a técnica de roubo de ciclo. a partir de um dispositivo que transfere dados à taxa de 9600 bps. O processador busca instruções a uma taxa de 1 milhão de instruções por segundo (1 MIPS). O tempo para esta taxa é: 1/9600 = 104 segundos O DMA “rouba” 104 rd ciclo. Estime essa mesma taxa supondo que é usado acesso direto à memória. A diminuição da velocidade do processador em virtude da atividade do módulo de DMA será: (1/104) * 100% = 0. Cada canal seletor contém dois discos magnéticos e duas unidades defita magnética.T = b / (r*N) + 1/(2*r) = 8. Suponha que o processador execute programas continuamente. Uma operação de leitura ou de escrita na memória gasta um ciclo de máquina. a.6 Um computador de 32 bits possui dois canais seletores e um canal multiplexador. três dos quais usam o barramento de memória.2 + 10*1 = 1625.3 ms Isto significa que o tempo que o processador utiliza para processar uma interrupção é bem pequeno (aproximadamente 0. conectados à memória principal M por meio de um barramento compartilhado com uma largura do barramento de dados de um palavra.6 Kbytes / seg 6. Ao canal multiplexador são conectadas duas impressoras de linha.6 (impressora de linha canal multiplexador) 2 * 1. ainda.96% 6. Supondo que é usada EIS programada e que a transferência de E/S de uma palavra requer a execução de duas instruções pelo processador.2 Kbyte / s Terminal de vídeo / teclado: 1 Kbyte / s Estime a taxa máxima agregada de transferência de E/S nesse sistema. Considerando-se que apenas um dispositivo por vez tem acesso ao canal. cinco ciclos de máquina.6 Kbytes / s Leitora de cartão: 1. que consomem 95% da sua taxa de execução de instruções. O módulo de DMA transfere dados à taxa de 9600 bps. 6. a máxima transferência se da na ordem calculada: 1 * 800 (unidade Disco canal seletor) 1 * 800 (unidade Disco canal seletor) 2* 6. em média. que o ciclo do processador tem a mesma duração do ciclo de barramento e que o dispositivo de E/S é para ser usado para transferir grandes blocos de dados entre Me D. b. Qual é a diminuição na velocidade do processador em virtude da atividade do módulo de DMA? O processador acessa a memória principal a cada uma vez a cada 1 micro segundo (1 MIPS). estime a taxa máxima de transferência de dados de E/S em palavras por segundo através de D. Uma instrução requer. d.67 * R b) Com cada quadro contendo 176 bits (48+128) O número de caracteres será: 128 / 8 = 16 O número de bits de dados será: 16 * 7 = 112 TM = (112/176) * R = 0. para os seguintes casos: a.95 * 2 ) = 2150. Transmissão síncrona de caracteres. b. um de cadalado de uma cerca alta. 1 bit de paridade f = 7 / (1 + 7 + 1 + 1.000 ciclos = 2.05 = 50. e. A taxa de transferência de E/S SERÁ: 25000 palavras por segundo.5 unidade de dados. resta apenas 5% do seu tempo para dispositivos de entrada e saída (E/S). Cada quadro contém: (9 * 128) * 8 = 1096 bits TM = (896 * 1096) * R = 0.a) Como o computador utiliza 95% de sua capacidade em execução de instruções. b) O número de ciclos de máquina disponível para DMA será: 10^6 * ( 0.67 TM = 0. com umquadro de transmissão de 48 bits de controle e 128 bits de informação. sobre uma linha de R bps. Cada quadro contém: ( 9 * 16) * 8 = 200 bits O número de bits de dados será: 16 * 7 = 112 bits TM = (112 / 200) * R = 0. Transmissão assíncrona. com um bit de parada a cada 1.000 instruções por segundo. Executando 10^6 instruções por segundo: A taxa de execução de E/S será: 10 ^6 * 0. O mesmo que em (d). Obtenha uma expressão para a taxa efetiva máxima de transferência de dados (taxa de transferência de bits de caracteres ASCII).8 Uma fonte de dados produz caracteres ASCII de 7 bits.56 * R e) Com quadro de transmissão de 9 caracteres de controle e 128 de informação.84 * R d) Com quadro de transmissão de 9 caracteres de controle e 16 de informação. 1. c.9 O problema a seguir é baseado em uma metáfora dos mecanismos de EiS sugerida em Erkert (1990) (Figura 6. Taxa Máxima de transferência (TM) = Fração da taxa(f) * Linha de R bips (R) TM = f * R a) Para 7 bits de dados. com campo de informação de 128 caracteres. mas com um campo de informação de 1024 bits. chamado . O número de caracteres será: 1024 / 8 = 128 O número de bits de dados será: 128 * 7 = 896 TM = (896 / 1072) * R = 0. 6. O mesmo que em (b).23): Dois garotos estão jogando.05 * 5 + 0.5 bit de parada. a cada qual é anexado um bit de paridade. Um deles.5) = 0.64 * R c) Cada campo com 1024 bits. Transmissão síncrona de bits.82 * R 6. com um quadro de transmissão de 9 caracteres de controle e 16 caracteres de informação.15 * 10^6 ciclos Que será a máxima taxa de transferência do DMA. 1 bit de partida. sofrerá de desnutrição. colocando bits de endereço no barramento. Durante o terceiro pulso de clock. A sequência seria aproximadamente como abaixo: O Comedor de maçãs hasteia sua bandeira avisando que está com fome. ele deve comer maçãs a uma taxa fixa (uma maçã por dia mantém o médico longe). sua bandeira. b) Os garotos devem possuir. adora comer maçãs. O Servidor de maçãs hasteia. por certo espaço de tempo. para sinalizar que enviou uma maçã. b. ambos devem saber que devem iniciar o processo de servir /comer maçãs. a. caso o comedor de maçãs venha a esquecer sua bandeirahasteada. o Servidor de maçãs deve pegar uma maçã e atira-la por sobre a cerca. Discuta as desvantagens dessa abordagem. cada um. Em vez disso. o Comedor de maçãs tem uma bandeira. No segundo pulso. Se comer mais devagar. para avisar que enviou a maçã solicitada. utilizando-se barramento. chamado Comedor de maçãs. a) A transferência das maçãs deve ser sincronizada com o relógio.Servidor de maçãs. o Servidor de maçãs continue enviando-as sem que o segundo realmente delas necessite. O outro garoto. o Servidor de maçãs deverá pegar uma maçã e atira-la por sobre a cerca e. ele ficará doente. Dados E/S Pulso clock Endereço Durante o primeiro pulso do sinal de clock. do seu lado da cerca. Agora dispense a bandeira e suponha que exista um longo pedaço de corda. Isto evitará que. Sugira uma solução que utilize a corda e seja melhor do que a apontada em (b). carregado com deliciosas maçãs. Quando o relógio tocar novamente. ele sente-se feliz em fornecer maçãs ao outro garoto sempre que ele solicita. por certo espaço de tempo. De fato. Suponha agora que não existe nenhum relógio. colocando-a na posição hasteada. como por exemplo. No próximo toque será a vez do Comedor de maçãs apanhar a maçã atirada sobre a cerca e come-la. . a linha de endereços vai para nível alto. pega uma maçã e a atira sobre a cerca. mas não tem nenhuma. incorpore isso à sua solução. Seria útil que o Servidor de maçãs também tivesse uma bandeira? Em caso afirmativo. Sugira uma nova solução. que pode ser programado para disparar o alarme. portanto. Suponha que existe um relógio com alarme no alto da cerca. O Servido de maçãs vê a bandeira de seu colega hasteada. o que dará início ao processo. que ele pode balançar quando desejar uma maçã. c. Como o relógio pode ser usado para resolver o problema? Desenhe um diagrama de tempo para ilustrar a solução. ACPU lê os dados. uma bandeira de sinalização e acordar que sempre que o Comedor de maças sinalizar com sua bandeira. que deve ser ajustado para tocar conformeas necessidades de maçã do Comedor de maçãs. Se comer maçãs a uma taxa mais alta. o problema é transferir maçãs do Servidor para o Comedor de maçãs na taxa correta. Num momento inicial. Isto deve acontecer a partir do momento em que o relógio desliga na primeira vez. a linha de leitura de E/S é ativada. hastear a sua bandeira. Esta sequência de procedimentos deve ser a análoga a transferência sincronizada de dados entre dispositivos de um computador. leitura de dispositivo de entrada e saída de dados(E/S). fazendo com que os bits de dados sejam colocados na linha de dados. tem um belo pé de maçãs. em seguida. Nenhum dos garotos pode falar e. b. Todos os microprocessadores possuem as características de hardware necessárias para qualquer tipo de transferência de dados: EIS programada. interrupção de E/S. 3. 4.1 Considere um computador multiprogramado. seria necessário que o Servidor de maçãs não fizesse outra coisa a não ser vigiar a indicação de seu companheiro. Considere os seguintes detalhes: 1. também aplica um leve puxão na corda para avisar que a maçã está disponível. Em computação. Para evitar este problema. Suposições: Os módulos de memória de 64 possuem interface de 8-bits Não é necessário controle de barramento. 6. Duas placas de memória. amarrando-a a si novamente ao término da ocupação. em computação. o que seria desperdício de atividades. cada uma com capacidade de 64 Kbytes. Durante um intervalo de computação T. 7. Especifique o tipo e o número de linhas do barramento do sistema. no máximo. quatro linhas de interrupção e uma linha de DMA. Faça quaisquer outras hipóteses que julgar necessárias. Controle de interrupção debarramento necessita ser interfaceado com o processador ( selecionar um ou criar lógica para mais). Suponha que seja usada uma fila de prioridade circular e que as operações de EI S possam se sobrepor com a operação do processador. no qual todas as tarefas têm características idênticas. O Comedor de maçãs mantém sua bandeira abaixada até que ele tenha fome novamente. Defina as seguintes quantidades: • Tempo de resposta = tempo real para completar uma tarefa • Taxa de execução de tarefas = número médio de tarefas completadas por período de tempoT • Utilização do processador = porcentagem de tempo que o processador está ativo (nãoocioso) . dando um leve puxão na corda. o Comedor de maçãs deve sinalizar que está com fome. uma tarefa gasta a metade do tempo em EIS e a outra metade em atividade do processador. c) Assumindo que a corda vai de um lado a outro da cerca e esteja atada ao corpo de cada garoto. Se porventura o Servidor de maçãs estivermuito ocupado em outra tarefa. a um sinal de requerimento de interrupção. que irá alertar ao Servidor de maçãs a parar o que estiver fazendo e atirar uma maçã para o amigo. O projetista quer usar uma memória compartilhada que seja a maior possível. após o que. O barramento do sistema contém. arbitração lógica decide qual processador tem o tempo do barramento. 2. Um problema com este procedimento é que o Servidor de maçãs poderia estar atarefado com outras atividades e não perceber a solicitação de seu amigo e o deixaria faminto.10 Suponha que um microprocessador de 16 bits e dois de 8 bits devam ser conectados a um barramento do sistema. Quando o DMA usa o barramento. Explique como os dispositivos relacionados acima são conectados ao barramento do sistema.O Comedor de maçãs ao ver a bandeira do amigo hasteada. sabe que a maçã está disponível e a recolhe. são conectadas ao barramento. as etapas acima seriam denominadas de E/S assíncrona. EIS dirigida por interrupção e DMA. todos os processadores entram em estado de “HOLD”. Este procedimento equivale. Todos os microprocessadores têm barramento de endereço de 16 bits. a. este pode desamarrar a corda de seu corpo e terminar a atividade em que estiver envolvido. Cada tarefa executa um total de N períodos. se um processo de programa limitado pelo processador é negado pelo processador por um período te tempo mais longo. supondo que o período T seja distribuído de cada uma das seguintes maneiras: a. já que este processo não teve acesso adequado ao processador no passado recente. Explique por que esse algoritmo favorece os programas limitados por EI S e. Um programa limitado pelo processador é o oposto. Caso a ARRAY seja armazenada em “linhas”. gasta mais tempo esperando por EIS do que usando o processador. 7. então.4 Suponha que a tabela de páginas do processo que está sendo executado no processador seja . com utilização de 100% de trabalho do processador 7. O primeiro e quarto quartos para EIS e o segundo e terceiro quartos para o processador. e cada página deverá ser acessada 100 vezes. este mesmo algoritmo irá garantir a este processo a utilização do processador. Sendo assim. com utilização de 100% de trabalho do processador Para quatro trabalhos: TRT = ( 2*N -1) * N. A primeira metade para EIS (I/O-bound) e a segunda metade para o processador. A taxa de faltas de páginas seria diferente caso a matriz A fosse armazenada na memória virtual por linha ou por coluna? Explique. com utilização de 50% do trabalho do processador Para dois trabalhos: TRT = NT . ainda. b.3 Um programa computa a seguinte soma das linhas de uma matriz A de dimensão 100 x100: n Ci = ∑ aij J=1 Suponha que o computador use paginação sob demanda.2 Um programa limitado por EIS é um programa que. evita situações em que os programas limitados por processamento fiquem sem tempo de processador. Suponha que um algoritmo de escalonamento de curto prazo favoreça programas que tenham usado pouco tempo do processador no passado recente. Se a ARRAY for armazenada em “colunas”. estas deverão ser transferidas para a memória principal. Entretanto. Considerando-se que a memória principal pode guardar 5 blocos de páginas: O tamanho da ARRAY é de 10 páginas. e que o total de memória principal alocada para dados seja de cinco blocos de páginas. com páginas de tamanho igual a mil palavras. duas e quatro tarefas simultâneas. Programas limitados por E/S utilizam pouco tempo do processador e são. favorecidos pelo algoritmo. quando executado sozinho. a cada dez páginas. desta forma. não acontecerá de o programa limitado pelo processador ter acesso permanentemente negado. T = período de tempo (intervalo de computação) N = número de períodos Operações de E/S podem sobrepor-se com operação do processador Operações do processador são contínuas (não se sobrepõem) TRT = Tempo real de resposta = tempo real para executar uma tarefa TN = T*N = Taxa deexecução de tarefas Formato de cálculo idêntico para respostas: a) e b) Para um trabalho: TRT = TN. então cada “linha” será dispersa ao longo das dez páginas. uma para cada calculo de “linha” (10 * 10). 7.Calcule cada uma dessas quantidades para os casos em que há uma. 5 Por que o tamanho de página em um sistema de memória virtual não deve ser nem muito pequeno nem muito grande? Com um tamanho muito pequeno de paginas. para 1 ~ n ~ 8. se houver. Número de Página virtual | Bit entradaVálida | Bit Página Referenciada |Bit Página Modificada | Número de Bloco de Página | 0|1|1|0|4| 1|1|1|1|7| 2|0|0|0|-| 3|1|0|0|2| 4|0|0|0|-| 5|1|0|1|0| a. . haveria desperdício da memória principal. será necessária uma grande quantidade de E/S para acessar muitas pequenas páginas. Descreva exatamente como um endereço virtual gerado pela CPU é traduzido para um endereço físico na memória principal. Faça um gráfico da taxa de acerto de página (fração de referências a páginas em que a página é encontrada na memória principal) em função da capacidade de páginas da memória principal n. 5499 = 5 * 1024 + 379 mapas para VPN 5 em PFN 0 ( 0 * 1024 + 379 + 379). já que apenas uma pequena parte da página seria utilizada. a partir de zero. falta de página. (i) 1052 (ii) 2221 (iii) 5499 a) Dividindo endereços binários em número de páginas virtuais e “OffSet”: Utilizando VPN como índice de “tabela de pagina”: Extraindo número de quadro de página: Concatenando “OffSet” para gerar endereço físico de memória: b) 1052 = 1024 + 28 mapas para VPN 1 em PFN 7 ( 7 * 1024 +28 = 7196). 7. Todos os endereços nessa tabela são números decimais.tal como a apresentada a seguir. corresponderia cada um dos seguintes endereços virtuais? (Não tente manipular nenhuma falta de página. se houver). 2221n = 2 * 1024 + 173 mapas para VPN 2. O “overhead“ ( código extra que tem que ser armazenado para organizar o programa – tabelamento de tamanho de página. Suponha que a memória principal esteja inicialmente vazia. dois problemas ocorrem: Muitos poucos dados são transferidos para cada pagina e. e são endereços de bytes de memória.6 A seguinte seqüência de números de páginas virtuais é encontrada no curso de uma execução em um computador com memória virtual: 342647132635123 Suponha que seja adotada uma política de substituição da página usada menos recentemente (LRU). Se as páginas forem muito grande. 7. b. comprimento de campo para numeração da página) . O tamanho de uma página é 1024 bytes. serádesproporcionalmente alto. A qual endereço físico. por isto. em nanossegundos. O sistema operacional pode alocartabelas de página dinamicamente. mas maior é a tabela de páginas. sendo a referência então iniciada novamente. a distribuição se dá como abaixo: N|1|2|3|4|5|6|7|8| Taxa | 2/15 | 3/15 | 4/15 | 2/15 | 1/15 | 2/15 | 1/15 | 0/15 | 7. o total do desperdício é dado por: w = desperdício d = p/2 + s/p Para encontrar o valor mínimo. Se está na memória principal.9 ena memória principal é de 0. Como desvantagem. para um tamanho de segmento s e um tamanho de página p. dw/dp = (1/2) – (s / p^2) = 0 p = sqr (2s) 7. Que tamanho de página minimiza a sobrecarga total? Em média. Isto ocorre por duas razões: Uma tabela de página de usuário pode ser paginada na memória somente quando for necessária. Quando um segmento está na memória. Se uma palavra referenciada está na memória cache. produz-se uma tabela com valores: Local da palavra referenciada | | Probabilidade | | Tempo total de acesso em nano seg. e então a referência é novamente iniciada. criando somente uma. A taxa de acerto na cache é de 0.9) * (20) + (0. | | (0. | Na memória cache | | | 0.7 No computador VAX.04 | | 12 ms + 60 + 20 = 12000080 | nem na memória principal | | | | | | | | A média de tempo de acesso será: Média = (0. mas não na cache. existem s/p entradas na tabela de páginas.1) * (0.1) * (0. | | (0. quando o processo é gerado. o endereço de uma tabela de páginas de usuário é um endereço virtual no espaço de sistema.06 | | | 60 + 20 = 80 | | mas na memória principal | | | | | | | | Não na memória cache. Qual é o tempo médio. Além disso.06) * (80) + (0. Sendo assim. igualamos a derivada a zero e achamos valor em relação a “p”.9 | | | 20 | | | Não na memória cache. p/2 palavras são desperdiçadas na última página.8 Considere um sistema de computação com segmentação e paginação. e não na memória principal? Qual é a desvantagem? A principal vantagem de se ter tabelas de páginas de usuários na memória virtual é poupar espaço de memória física. são necessários 60 ns para carregá-la na cache.04) * (12000080) = 480026 ns 7. algumas palavras são desperdiçadas na última página. existe o fato de que translação de endereços requer trabalho extra. Se não está na memória principal.6) = 0. usado para memória virtual.10 Suponha que uma tarefa seja dividida em quatro segmentos do mesmo tamanho e .6. Qual é a vantagem de ter tabelas de páginas de usuários na memória virtual.4) = 0. necessário para acessar uma palavra referenciada nesse sistema? Considerando as probabilidades indicadas. menor é o desperdício na última página do segmento. 7.Um total de 15 páginas são referenciadas. são necessários 12 ms para buscar a palavra no disco. seguidos de 60 ns para copiá-la na cache.9 Um computador possui uma memória cache. o tempo de acesso é de 20 ns. Quanto menor o tamanho da página. uma memória principal e um disco. Ele implementa um espaço de endereçamento lógico segmentado. em detalhes. Qual é o formato do endereço lógico que a tarefa gera para esse valor? Qual é o espaço de endereçamento físico máximo do sistema? 2^32 – memória / 2^11 – tamanho página = 2^11quadro página Memória principal (2^32 bytes) 2^32 – memória / 2^11 – tamanho página = 2^11 quadro página Tabela de descritor de página Segmento: a) Tamanho máximo do segmento 8 * 2K = 16 K b) Espaço de endereçamento máximo 16K * 4 = 64 K c) Espaço de endereçamento físico 2^32 = 4 G Bytes 7. que o tamanho da página seja de 2 Kbytes. Qual é o tamanho máximo de cada segmento? b. 7 bits são necessários para as 128 tabelas de entrada Os outros 2 bits mais significativos são decodificados para selecionar a MMU Cada entrada na tabela tem 22 bits. Mostre. O formato lógico do endereço é dado por: | Segmento | | | | | | número ( 9) | | Offset (22 ) | Entradas em tabela de mapeamento: 2^9 = 512 Número de unidades de gerenciamento de memória necessárias = 4 Cada 9-bits de número de segmento vai para uma MMU. São usadas unidades de gerenciamento de memória (memory-management units . Suponha. com tamanho máximo de 231 bytes. cujo esquema de gerenciamento aloca blocos contíguos de memória física para os segmentos. O espaço máximo de endereços lógicos é 2^9 = 512segmentos * ( 2^22 bytes / segmento) = 2^31 bytes.11 Considere um microprocessador capaz de endereçar até 232 bytes de memória principal física. usando um número apropriado de MMUs. a interconexão do mecanismo externo de mapeamento.MMUs) externas.que o sistema construa uma tabela de descritores de página com oito entradas para cada segmento. detalhadamente. Esses blocos têm tamanho fixo e igual a 222 bytes. a. Cada instrução contém um endereço completo de duas partes. O endereço físico inicial de um segmento é sempre divisível por 1024. Mostre também. portanto. Seus 11 bits mais a direita são sempre 0. a estrutura interna de uma MMU (considerando que cadaMMU possui uma memória cache de descritores de segmento com 128 entradas e com mapeamento direto) e como cada MMU é selecionada. Considerações: O endereço físico inicial de um segmento é sempre divisível por 1048. O sistema usa. Qual é o espaço de endereçamento lógico máximo da tarefa? c. MMU-3 MMU-2 . ainda. que converte endereços lógicos em físicos. Suponha que um valor localizado no endereço físico 00021ABC seja acessado pela tarefa. uma combinação de segmentação e paginação. .MMU-1 MMU-0 Endereço Físico 32-bit Tabela 128x21 MICROPROCESSA DOR DECODIF 7. Qual é o número de entradas na tabela de páginas e qual o tamanho de cada entrada (desconsiderando os bits de "permissão de acesso")? c. c) Se o número total de entradas permanecer em 32 e o tamanho da página não mudar. com cada entrada de 9 bits de tamanho. mapeado em um espaço de memória física de 1 Mbyte. Qual seria o efeito sobre a tabela de páginas. Qual é o formato do endereço lógico do processador? b.12 Considere um espaço de endereçamento lógico paginado (composto de 32 páginas de 2 Kbytes cada). então cada entrada ficaria com 8 bits de tamanho. se o espaço físico de memória fosse reduzido pela metade? a) O formato do endereço lógico do processador é dado por: | Número | | | | | | Página ( 5 ) | | Offset ( 11 ) | b) O número de entradas na tabela de páginas é 32. a.