P1_T3P2_T3 P1.- Represéntese el número 3842(10 en los siguientes códigos de numeración a) Binario puro b) Octal c) Hexadecimal a) Binario puro. 384210=1111000000102 X 3842 1921 960 480 240 X/2= 1921 960 480 240 120 60 30 15 7 3 1 Resto 0 1 0 0 0 0 0 0 1 1 1 P2.- Dados los números A y B, codificados en binario puro: A= 00100101 y B= 10011011. Se pide: a) Exprésense los números A y B en hexadecimal. b) Octal 384210=74028 X 3842 480 60 X/8= 480 60 7 Resto 2 0 4 A= 0010 0101 = 2516 y B= 1001 1011 = 9B16 b) Exprésense los números A y B en octal Se dividen en grupos de 3 bits y se traduce: A= 00 100 101 = 0458 B= 10 011 011 = 2338 c) ¿Cuál es el valor que contendrían dichos números si considerásemos que representan dos números en formato BCD-8421? Se dividen en grupos de 4 bits y se traduce: A= 0010 0101 = 25BCD B= 1001 1011 = 9? BCD NO SE PUEDE c) Hexadecimal 384210 = F0216 X 3842 240 X/16= 240 15=F Resto 2 0 120 60 30 15 7 3 d) ¿Cuáles son los valores de los números binarios A y B calculados mediante la expresión algebraica correspondiente? P2_T3 A= 00100101 =1*20+0*21+1*22+0*23+0*24+1*25 = =1+4+32= 3710 B= 10011011 =1*20+1*21+0*22+1*23+1*24+0*25+0*26+1*27= =1+2+8+16+128 = 15510 e) Indíquese el rango de representación de los números codificados en binario puro con n bits. Particularice el rango de representación para 8 bits Rango de representación= Intervalo entre el mayor y el menor número representable Con n bits: [0,2n-1] Con 8 bits: [0,28-1]= [0,255] Potencias de 2: 1, 2, 4, 8, 16, 32, 64, 128 P3.- Constrúyase un sistema que calcule el cuadrado del número que se presente en su entrada. Los números de entrada están codificados en complemento a dos, con tres bits; la salida de dicho sistema también está codificada en complemento a dos. Obténgase: a) El rango de representación de números que se pueden obtener con 3 bits en complemento a dos. b) El número máximo en decimal que puede obtenerse a la salida del sistema. c) El número de bits que debe tener la salida. d) La tabla de verdad y la expresión simplificada de las salidas. e) El circuito construido con puertas AND, OR y NOT. P3_T3 con n bits. c) Obténgase A y B de los números binarios dados. P3_T3 P4_T3 3 2 1 0 1 0 2 2 1 1 0 0 2 2 1 1 0 0 0 1 0 2 1 2 1 0 0 2 1 0 2 1 0 2 P4. n-1 2 3-1 3-1 n-1 b) El número máximo en decimal que puede obtenerse a la salida del sistema. P3_T3 a) El rango de representación de números que se pueden obtener con 3 bits en complemento a dos. e) Realícese la suma binaria.P3_T3 d) La tabla de verdad y la expresión simplificada de las salidas. a) Indíquese el valor de A y B. b) Indíquese los rangos de representación de los números representados en signo-magnitud y complemento a 2. . f) Indíquese qué valor representa el número Sb en complemento a dos g) ¿El valor Sb corresponde con el resultado de la resta entre A y B (A-B) en complemento a dos? Si no corresponde. d) Indíquese que valores representan los números A y B en signo magnitud y complemento a dos. si los códigos dados representasen números en signo-magnitud y en complemento a 2. A = 10001011 y B = 10100001. realícese la extensión de signo de los números A y B. 5 bits y el bit de signo magnitud:1610 = 10000 6 bits e) El circuito construido con puertas AND. Sb. de los números A y B. h) Suponiendo que se utilizan palabras de 12 bits y que los números del enunciado corresponden a códigos en complemento a 2. (-4)2 =16 c) El número de bits que debe tener la salida. indíquense las correcciones que deberían realizarse para que el resultado fuese correcto. Dados los números binarios A y B. OR y NOT. 128 01110100. 16. V(A’)= 1x22+1x24+1x25+1x26= + 116 01011110. SIGNOMAGNITUD CA2 Potencias de 2x: 1. P4_T3 P4_T3 1111 Acarreo A = 10001011 +B’ = 01011110 11101001 f) Indíquese qué valor representa el número Sb en complemento a dos h) Suponiendo que se utilizan palabras de 12 bits y que los números del enunciado corresponden a códigos en complemento a 2. P4_T3 A=10001011. 2n-1-1]. 4. [-28-1. con n bits. B=10100001) complemento a 2: V(A)=(1x20+1x21+1x23) – (28-1) = -117 V(B)=(1x20 +1x25) – (28-1) = . indíquense las correcciones que deberían realizarse para que el resultado fuese correcto. Habría que sumar 1 (el que se suma A = 10001011 para hacer un nº negativo +B’(CA2) = 01011111 en CA2) Rb 11101010 V(Rb) = 26 + 25+ 23 + 21– (28-1) = (64+32+8+2) – 128 = -22 . 64. A = 10001011 B = 10100001 111110001011 111110100001 Sb=11101001. V(B’)= 1x21+1x22+1x23+1x24+1x26= + 94 01110100. realícese la extensión de signo de los números A y B.33 RANGO DE REPRESENTACIÓN en signo-magnitud: [-2n-1+1. si los códigos dados representasen números en signo-magnitud y en complemento a 2. V(Sb)= 1x20+1x23+1x25+1x26 – 1x27= 1+8+32+64-128=-23 g) ¿El valor Sb corresponde con el resultado de la resta entre A y B (A-B) en complemento a dos? Si no corresponde.95 A= 01110100 B=01011110 d) Indíquese que valores representan los números A y B en signo magnitud y complemento a dos. 127] CA2: [-2n-1. 28-1-1] = [. signo-magnitud: P4_T3 b) Indíquese los rangos de representación de los números representados en signo-magnitud y complemento a 2. 32.127.128. Sb. V(B)= 1x20+1x25= . [-(28-1-1).A = 10001011 y B = 10100001 a) Indíquese el valor de A y B. 28-1-1] = [. 127] c) Obténgase A y B de los números binarios dados (A=10001011. 11111 Acarreo No coincide. V(A)= 1x20+1x21+1x23= -11 B=10100001. V(A’)= 1x22+1x24+1x25+1x26= + 116 01011110. 8. V(B’)= 1x21+1x22+1x23+1x24+1x26= + 94 e) Realícese la suma binaria. de los números A y B. 2. 2n-1-1]. en caso de realizar solamente sumas.Se desea realizar un circuito sumador/restador de números de dos bits representados en C2.P5.. Cin a b P5_T3 R = B±A FA S Cout Cin = 0 en SUMA Cin = 1 en RESTA b) En el sumador/restador del apartado anterior. c) El rango de representación de los números de n bits en complemento a 2. utilizando sumadores totales y puertas lógicas. ¿Qué resultados se obtendrían en las salidas del circuito del apartado a) para los casos de la tabla adjunta? ¿En que casos habrá desbordamiento? P5_T3 RANGO DE REPRESENTACIÓN en CA2: [-2n-1. utilizando puertas lógicas. 2n-1-1] B (en C2) b1 b0 operación Suma/resta A (en C2) a1 a0 R (en C2) r1 r0 Desbordamiento D 0 0 0 0 1 1 1 1 + + - 0 1 1 0 1 1 0 0 1 0 1 0 0 0 1 1 1 0 0 0 01 Acarreo 01 (+1) + 01 (+1) 10 (+2) Ci ≠Ci -1 D=1 11 Acarreo 01 (+1) + 11 (-1) 00 (+0) Ci =Ci -1 D=0 01 (+1) 01 (+1) . e indicando claramente todas las conexiones. el desbordamiento puede detectarse mediante la función lógica D = b 1 a 1 r1 + b1 a1 r 1 Constrúyase el circuito combinacional que implementa la función D. se pide: a) Realícese el diseño lógico del tal circuito. b) En el sumador/restador del apartado anterior. utilizando puertas lógicas.10 -(-2) . entradas y salidas del mismo. Suponiendo que el resultado R también venga expresado en C2 con dos bits. ¿Qué resultados se obtendrían en las salidas del circuito del apartado a) para los casos de la tabla adjunta? ¿En que casos habrá desbordamiento? P5_T3 a) Realícese el diseño lógico del tal circuito. utilizando sumadores totales y puertas lógicas. el desbordamiento puede detectarse mediante la función lógica D = b 1 a 1 r1 + b1 a1 r 1 Constrúyase el circuito combinacional que implementa la función D. en caso de realizar solamente sumas. e indicando claramente todas las conexiones. entradas y salidas del mismo. que los números se representan de la forma B= b1 b0 A= a1 a0 R= r1 r0 y que la operación se expresa del siguiente modo R = B±A.00 –(0) 11 (+3) 01 (+1) OVERFLOW . P5_T3 c) El rango de representación de los números de n bits en complemento a 2. b) Indíquese el rango de representación de los números en formato signo/magnitud. con un solo bit de precisión y multiplicados por 10. valores aproximados. mediante el Teorema de Expansión de Shannon. para todas las posibles combinaciones de la entrada x. señalando una desventaja de este tipo de representación. señalando una desventaja de este tipo de representación. x. x x (en grados) x x Se pide: 2 1 0 P6_T3 y 0 7 10 7 -0 -7 -10 -7 01 Acarreo 01 (+1) + 01 (+1) 10 (+2) Ci ≠Ci -1 D=1 D = C2 ⊕ C1 = 1 a) Represéntese en formato signo/magnitud los valores de la salida y. es decir. con el número mínimo de bits. considerando las variables de expansión x2 y x1. P6_T3 a) En formato signo/magnitud: 1 bit de signo y para magnitud máxima de 10 1010 4 bits b) Indíquese el rango de representación de los números en formato signo/magnitud.Se desea construir un dispositivo hardware que genere la función trigonométrica y = sen(x).. Positivos: 0 2n-1-1 0 a 25-1-1= 15 -0 a -15 Negativos: -0 -2n-1-1 c) Obténganse las funciones lógicas resultantes del bit de signo y los de la magnitud. para los valores de entrada. con el número mínimo de bits.B (en C2) operación Suma/ resta A (en C2) R (en C2) Desbordamiento P5_T3 b1 b0 0 0 0 0 1 1 1 1 a1 0 1 1 0 a0 1 1 0 0 r1 1 0 1 0 r0 0 0 1 1 D 1 0 0 0 + + - P6. indicados en la tabla adjunta. y salida y. c) Obténganse las funciones lógicas resultantes del bit de signo y los de la magnitud. P6_T3 N=5. Se considerará que los valores de la salida son números enteros. d) Desarróllense las funciones lógicas del bit de signo y del bit más significativo de la magnitud. 0 45 90 135 180 225 270 315 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 a) Represéntese en formato signo/magnitud los valores de la salida y. para todas las posibles combinaciones de la entrada x. . a) Dibújese un diagrama de bloques de una célula básica completa sumadora/restadora de 1 bit. La operación.. indicando las señales de entrada y salida de cada bloque y las conexiones entre ellos. realícese un esquema de bloques para datos de tres bits A = a2a1a0 y B = b2b1b0. indicando las señales de entrada y salida del bloque. S 2 1 2 1 2 1 2 1 P7. se gestionará mediante una señal de control X. c) Exprésense las relaciones entre las entradas y las salidas de la célula básica mediante una tabla de verdad. d) Simplifíquense al máximo las funciones correspondientes a las señales de salida utilizando mapas de Karnaugh.Se desea diseñar un circuito combinacional.P6_T3 P7_T3 d) Desarróllense las funciones lógicas del bit de signo y del bit más significativo de la magnitud. indicando las señales de entrada y salida de cada bloque y las conexiones entre ellos. representados en binario natural. . b) Tomando como base la célula del apartado anterior. b) Tomando como base la célula del apartado anterior. de forma que si X = 0 se realiza la suma (A+B) y si X = 1 se resta. considerando las variables de expansión x2 y x1. realícese un esquema de bloques para datos de tres bits A = a2a1a0 y B = b2b1b0. Se pide: a) Dibújese un diagrama de bloques de una célula básica completa sumadora/restadora de 1 bit. P7_T3 P7_T3 c) Exprésense las relaciones entre las entradas y las salidas de la célula básica mediante una tabla de verdad. mediante el Teorema de Expansión de Shannon. (A–B). que sea capaz de sumar o restar dos números A y B. indicando las señales de entrada y salida del bloque. Considérese que siempre es A>B. e) Impleméntense las funciones resultantes mediante puertas lógicas. utilizando sumadores completos ¿Cómo influye sobre el resultado final de la suma el acarreo en serie? Justifíquelo. debido a la transmisión serie de los acarreos. i-1 bCi-1 00 01 11 10 Xa 00 01 11 10 0 0 0 0 0 1 0 1 1 1 1 1 0 1 0 1 i i-1 i-1 i i-1 i-1 i-1 i-1 P8.. b2 b1 b0 y a3. b) Sobre el sumador anterior.4 en C2. bCi-1 00 01 11 10 Xa 00 01 11 10 0 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 P7_T3 P7_T3 e) Impleméntense las funciones resultantes mediante puertas lógicas.d) Simplifíquense al máximo las funciones correspondientes a las señales de salida utilizando mapas de Karnaugh. a2.Se desea realizar un sumador restador en complemento a dos de 4 bits: b3. a1. realice la operación 3+4 rellenando la tabla adjunta. a0. añadiéndole las puertas lógicas básicas necesarias para convertirlo en un sumador/restador en complemento a 2. d) Utilizando el esquema anterior. y operado con los bits de las palabras a sumar. P8_T3 c) Modifique el esquema del apartado a. Indique razonadamente si se produce o no desbordamiento de la magnitud y/o el signo. realice la operación 3 . el resultado de la suma será definitivo cuando se hayan transmitido todos los acarreos procedentes de las etapas previas. . P8_T3 a) Realice un esquema de un sumador binario paralelo con acarreo serie de 4 bits. Se pide: a) Realice un esquema de un sumador binario paralelo con acarreo serie de 4 bits. El acarreo de salida de cada etapa es el acarreo de entrada de la etapa siguiente. El retardo total del sumador es la suma de los retardos de los sumadores completos de un bit. rellenando la tabla adjunta. Por tanto será dependiente del número de bits. utilizando sumadores completos ¿Cómo influye sobre el resultado final de la suma el acarreo en serie? Justifíquelo. P8_T3 d) Utilizando el esquema anterior. Acarreo: c4 c3111 3(CA2): 4(CA1): + 0011 1011 1 1111 3(CA2): -4(CA2): 0011 1100 1111 . añadiéndole las puertas lógicas básicas necesarias para convertirlo en un sumador/restador en complemento a 2.4 en C2. realice la operación 3+4 rellenando la tabla adjunta. rellenando P8_T3 la tabla adjunta.P8_T3 b) Sobre el sumador anterior. realice la operación 3 . c) Modifique el esquema del apartado a. Indique razonadamente si se produce o no desbordamiento de la magnitud y/o el signo.