Universidad Nacional Mayor de San Marcos Facultad de ingeniería Electrónica LABORATORIO DE CIRCUITOS DIGITALES I Informe de Laboratorio Nº3 Profesor: Dr. Rubén Alarcón Matutti ALUMNO: CODIGO: Palomino Romero José Antonio 11190103 05 de mayo del 2015 Y = X´ + Y´ : ´ ´ ´´ ´ Q+ Q M ´´ N=MNQ+ M N´ Q+Q M ´ N X = MNQ+ M ´N Ahora factorizamos MQ de los primeros 2 términos: ´ ) +Q M ´ N X =MQ ( N + N ´ Usando el teorema: X + X Y =X +Y ´ N=Q ( M + M ´ N )=Q( M + N ) X =MQ+Q M X =Q ( M + N ) Simulando el problema: .A) RESOLUCION DE LAS PREGUNTAS SECCION 4-2 al 4-3: 4.2 Simplificar la salida del siguiente circuito: ´´´ Q)( Q M ´´ N) ´ )( M N X =( MNQ Usando el teorema de Morgan: X ´. Nos la siguiente gráfica de tiempo: Ahora simulando el circuito simplificado: Nos da la siguiente grafica de tiempo: da . SECCION 4-4: 4.La cual nos da una grafica de tiempo igual a la anterior.4 Diseñar el circuito lógico correspondiente a la tabla de verdad: A´ B´ C´ A´ B C´ A´ BC A B´ C´ ABC Con la tabla de verdad dada la función booleana de salida seria: ´ A ´ B C+ ´ A ´ BC + A B ´ C+ ´ ABC X = A´ B´ C+ Simplificando la expresión : . SECCION 4-5: 4. el circuito quedaría de la siguiente forma: Y el diagrama de tiempo tiene los siguientes valores: Como observamos la salida tiene la misma forma que la tabla de verdad de la figura anterior.´ (A ´ B+ ´ A´ B+ A B ´ ) + BC ( A + A ´ ) =C ´ (A ´ ( B+ B ´ ) + A B´ ) + BC (1 ) X =C ´ ( A+ ´ AB ´ ) + BC=C´ ( A´ + B´ ) +BC X =C Por lo tanto la función booleana de salida queda: ´ C+ ´ BC X = A´ C´ + B Ahora haciendo el diseño con esta función de salida.11 Determine la mínima expresión para cada mapa K. a) . Como se puede observar encontramos 2 cuádruples y 1 par adyacente. ´ C+ AC D ´ X = A´ C´ + B b) Como se puede observar en este mapa K encontramos un cuádruple que se forma con las esquinas. . El par adyacente simplificado queda: ´ AC D Por lo que nuestra salida queda de la forma: . uno que se forma con los lados izquierdo y derecho superior y un cuádruple que se forma con las partes de arriba y abajo. en total tendríamos 4 cuádruples. Con lo que en el cuádruple de la parte superior nos queda ´ . A´ C En el segundo cuádruple que se forma con 2 lados adyacentes se forma B´ C . 19 Dar las condiciones de entrada para que x tome el valor 1 (x=1): .Para el primero cuádruple de las esquinas nos queda : ´ B´ D Para el segundo cuádruple que se forma con los lados izquierdo y derecho nos queda: ´ A´ D Para el tercer cuádruple que se encuentra en la parte de arriba y abajo nos queda: B´ C Por lo tanto nuestra salida nos queda de la forma: ´ A ´ D+ ´ BC ´ X =B´ D+ c) Para este mapa k. si consideramos x=1 podemos agrupar 1 cuádruple y 1 par adyacente como se muestra en la figura: Para el cuádruple nos queda: B´ Para el par adyacente nos queda: ´ AC Por lo tanto nuestra función de salida queda de la siguiente forma: ´ A C´ X =B+ SECCION 4-6: 4. el cual contiene compuertas ex – or y ex – nor para ver su diagrama de tiempo y con esto armar una tabla de verdad: Simulando el circuito en dsch: Donde: ´ B+ A B´ ) ( BC ) X =( A´ B+ A B´ ) ( BC + B´ C´ ) C=( A´ B+ A B´ ) ( BCC+ BC C´ )=( A ´ A ´ BC X = A´ BBC + ACB B= Por lo tanto la función booleana simplificada es: X = A´ BC Ahora el diagrama de tiempo de la salida nos queda: Con lo que establecemos la tabla de verdad: .Primero simularemos el circuito. 28 Rediseñar el generador de paridad par de la figura para que sea un generador de paridad impar. SECCION 4-7: 4. Simulando en DSCH: . C=1. B=1.A B C X = A´ BC 0 0 0 0 0 1 0 0 0 0 1 1 0 1 0 1 1 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 Entonces las condiciones de entrada para obtener una salida x=1 son: A=0. siempre y cuando en la tabla de verdad obtengamos un numero par de valores en 1 de las entradas: De esta forma establecemos el siguiente diagrama de tiempo: Y establecemos la siguiente tabla de verdad: A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 X 0 1 1 0 1 0 0 1 1 0 0 1 0 1 1 0 Por lo tanto la modificación que haremos al generador para que sea un generador de paridad impar será ponerle un inversor en la salida. Por lo tanto el circuito tendría que quedar de la siguiente forma: .Este generador de paridad par nos dará un valor x=0. así obtendremos la salida de con valores bajos (0) siempre y cuando tengamos un numero impar de valores altos (1). Y el diagrama de tiempo sería: Y establecemos la siguiente tabla de verdad: A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 SECCION 4-8: B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 X 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 . Para esto pondremos un inversor a la entrada B lo cual hará que cuando B=0 Nos de un valor B’=1 y con C=1 la salida que vendría a ser buscamos X =A (1 )( 1 )= A X =A B´ C Sea para el caso que por lo tanto el circuito quedaría de la siguiente forma: Con su diagrama de tiempo: En el cual observamos que solo se da el caso X=A=1 cuando B=0 y C=1.32 Diseñe un circuito en el cual la salida tenga la forma de al señal A cuando B = 0 y C = 1. Para hacer el diseño de este circuito tenemos que usar la compuerta AND para así al tener B y C con las condiciones dadas se multipliquen con el valor de A y obtengamos en la salida el valor A.4. . en cualquier otro caso la salida será baja (0). encendido y luces) como entradas del circuito y en la salida una alarma para que se active si: Los faros están prendidos mientras el encendido está apagado. PUERT A 0 ENCENDI DO 0 LUCE S 0 ALARM A 0 0 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 AB C´ 1 1 1 1 ABC 0 A´ B´ C A B´ C .B) PREGUNTAS OBLIGATORIAS 4.8) Diseñar un circuito lógico usando las entradas de la figura (puerta. Para realizar el diseño de este circuito analizamos la tabla de verdad para la salida que viene a ser la alarma la cual se activara (entrara en estado “1”) para las condiciones dadas. mientras el encendido está prendido. La puerta está abierta. 23 El siguiente circuito es un circuito multiplicador. hacer el diseño con 4 entradas y 4 salidas: . 4.Entonces con esas condiciones para el estado “1” establecemos la siguiente salida: ´ ABC X = A´ B´ C+ A B´ C+ AB C+ Ahora simplificando la función de salida ´ ) = BC ´ (1 )+ AB ( 1 )= BC ´ + AB X =B´ C ( A+ A´ ) + AB ( C + C Por lo tanto la función de salida para la alarma queda de la siguiente forma: X =B´ C+ AB Con lo que usando compuertas AND y una compuerta OR obtenemos el siguiente circuito: Y haciendo el diagrama de tiempo quedaría de la siguiente manera: En donde observamos que la salida para la alarma cumple con las condiciones de entrada dadas. Analizando que las salidas salgan como el producto aritmético de las entradas la tabla de verdad del circuito quedaría de la siguiente forma: Y1 Y0 X1 X0 Z3 Z2 Z1 Z0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1 Ahora observamos que cuando: Z 3=1 Z2 es solo para el caso de Z =Y 1 Y 0 X 1 X 0 está en estado alto para la siguiente condición: Z 2=Y 1 Y´O X 1 X´ O +Y 1 Y´O X 1 X O +Y 1 Y O X 1 X´ O=Y 1 X 1 (Y 0´X 0 ) Z1 está en estado alto para la siguiente condición: Z 1=Y´ 1 Y 0 X 1 X´ 0 + Y´ 1 Y 0 X 1 X 0 +Y 1 Y´ 0 X´ 1 X 0+ Y 1 Y´ 0 X 1 X 0 +Y 1 Y 0 X´ 1 X 0 +Y 1 Y 0 X 1 X´ 0 . Z 1=Y 0 X 1 ( Y´ 1 + X´ 0) +Y 1 X 0 ( Y´ 0 + X´ 1 ) Z0 está en estado alto para la siguiente condición: Z 0 =Y´ 1 Y 0 X´ 1 X 0 + Y´ 1 Y 0 X 1 X O + Y 1 Y O X´ 1 X 0 +Y 1 Y 0 X 1 X 0=Y 0 X 0 Ahora diseñando el circuito que cumple estas condiciones para 4 entradas y 4 salidas en dsch quedaría de la siguiente forma: . 35 Diseñe un circuito lógico que tenga 2 entradas A1 y A0 y una entrada de control S tal que funcione con los requerimientos dados en la figura: Con estos datos establecemos al tabla de verdad con entradas A1.4. A0 y S y salida Z: A1 A0 S Z 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 0 0 1 0 0 1 1 1 De donde obtenemos los siguientes datos para la salida: ´ A 1 A´ 0 S + A1 A 0 S+ ´ A1 A0 S Z = A´ 1 A 0 S+ Simplificando esta expresión: Z =A 0 S´ ( A´ 1+ A 1 ) + A1 S ( A 0 + A´ 0 ) =A 0 S´ + A 1 S Por lo tanto la salida quedaría de la forma: ´ A1 S Z =A 0 S+ Ahora usando el mapa de Karnaugh para la salida: S´ A´ 1 A´ 0 0 S 0 . sería de la siguiente forma: C) CIRCUITO DIGITAL 4048 MULTIFUNCION PARA 16 VARIABLES: .A´ 1 A 0 1 0 A1 A0 1 1 A 1 A´ 0 0 1 Donde observamos que la función de salida queda: ´ A1 S Z =A 0 S+ Ahora armando un circuito con 2 AND y un OR para sumar las salidas. . Viendo el datasheet del circuito integrado 4048 lo simulamos en DSCH para crearlo como symbol y poder trabajar con el: . Ahora usamos el pin expandible para que nuestro circuito integrado pueda tener 16 variables de la siguiente manera: Conectando la salida del primer integrado con el expandible del segundo integrado: . Simulando en DSCH el circuito quedaría: Analizando el problema obtenemos la siguiente tabla de verdad: . A B X ´ X´ B+ ´ A ´ X ´ F= A´ B+ 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 0 1 1 1 0 A´ B´ X´ A´ B´ X A´ B´ X A B´ X´ Con las salidas obtenidas armamos el siguiente mapa de KARNAUGH: X´ X A´ B´ 1 1 A´ B 1 0 AB 0 0 A B´ 1 0 Agrupando los 2 pares horizontales de arriba. Como las compuertas NANDs son compuertas con las cuales podemos generar cualquier compuerta lógica usamos las siguientes definiciones: . con lo que tenemos que diseñar un circuito digital solo con compuertas NANDs para formar la salida ´ A ´ X ´ + B´ X ´ F= A´ B+ . los pares verticales de arriba y los pares de las esquinas de la parte izquierda: La función booleana queda: ´ A ´ X ´ + B´ X ´ F= A´ B+ Ahora la función que nos quedo de 3 sumas de productos. Con lo que usando solo compuertas NANDs el circuito queda de la siguiente forma: Donde obtenemos la siguiente gráfica de tiempo: . .Ahora armando el circuito con el integrado 74LS00 creado en el DSCH como símbolo el circuito quedaría de la siguiente forma: Con la siguiente gráfica de tiempo: Con lo que observamos que es idéntica a la gráfica de tiempo del circuito anterior sin usar el circuito integrado 74LS00 y también la salida F es idéntica a la tabla de verdad dada al comienzo del problema.