qwertyuiopasdfghjklzxcvbnmqwertyuiopasdfghjklzxcv bnmqwertyuiopasdfghjklzx CIRCUITOS DIGITALES II cvbnmqwertyuiopasdfghjkl Informe previo 2 Experimento 2: Circuitos latch y zxcvbnmqwertyuiopasdfghj flip-flop Rojas Romero, Leo Joel klzxcvbnmqwertyuiopasdfg Código: 12190166 hjklzxcvbnmqwertyuiopasd fghjklzxcvbnmqwertyuiopa sdfghjklzxcvbnmqwertyuio pasdfghjklzxcvbnmqwertyu iopasdfghjklzxcvbnmqwert yuiopasdfghjklzxcvbnmqwe rtyuiopasdfghjklzxcvbnmq wertyuiopasdfghjklzxcvbn mqwertyuiopasdfghjklzxcv bnmqwertyuiopasdfghjklzx [CIRCUITOS DIGITALES II] 2016 - I 3) Explique el funcionamiento del flip-flop SR síncrono implementado con puertas NAND. Experiencia 2 Página 1 . La entrada síncrona es útil para observar para establecer salidas “dinámicas” o variables dependiendo del diseño del Flip-flop pero una entrada asíncrona siempre o establecerá o borrará permanentemente la unidad de memoria. Bueno a decir verdad la relación entre ambos es muy grande pero sus diferencias más radicales pueden ser: Los Latch es un circuito secuencial muy básico que esta retroalimentado. pero un Flip-flop es lo mismo solo que posee un clock o señal de reloj adicional. El latch es más primitivo ya que posee mayor margen de error en sus formas de memoria. ¿Cómo deben ser los pulsos de reloj? Muestre con una tabla de verdad. La primera forma de entrada determina la salida si y solos si ocurre un flanco de subida o de bajada. La entrada asíncrona es fundamentalmente para establecer estados de salidas anteriores al cambio propuesto por las entradas síncronas. Como vemos ambas forma de entrada son en extremo útiles en toda unidad de memoria en especial los Flip-flops.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Cuestionario Previo 1) Indique la diferencia entre los latches y los flip-flops. Los latch son el corazón del Flip-flop en todas sus variedades ya que a su capacidad de memoria se le agrega la capacidad de establecer o borrar la información en él. 2) Explicar la diferencia entre circuitos con entradas síncronas y con entradas asíncronas. las diferencias entre ambas más claras son: Una entrada síncrona esta siempre ligada a la señal de reloj y dependerá de ella siempre. a diferencia del Flip-flop que es más preciso por tener añadido un Detector de Flancos después del Clock. mientras el otro es indiferente al Clock y puede borrar o establecer la salida cuando quiera. pero una entrada asíncrona es totalmente ajena al Clock. Mayormente el Latch es un Circuito Discreto a diferencia de las distintos Chips o Circuitos Integrados muy baratos y comunes en el mercado. ¿Cuál es la ecuación característica de un biestable S-R? Mayormente los Flip-flops SR usan en su interior. Muestre la tabla de verdad. es decir cuando ocurra en el CLK un flanco de subida o bajada se el flip-flop tomara la salida respectiva que se determinara por las entradas síncronas y el estado anterior. A continuación se muestra la tabla de verdad: S 0 R 0 CLK Q Ambigua ↑ 1 0 ↑ 0 0 1 ↑ 1 1 1 ↑ Q0 (sin cambio) ¿Qué sucede con las salidas si. al flanco de subida o bajada. lo más cuadrada posible. ¿Cuál es su ecuación característica? Experiencia 2 Página 2 . un latch tipo NOR y su Ecuación Característica es la siguiente: Q (t+1) = S + ´ R Q (T) 4) Explique el funcionamiento del flip-flop JK con señal de reloj. No se produce ningún cambio en las entradas S o R y si mantuviese en 1 el CLK entonces el flip-flop se comporta como un Latch NAND.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Un flip-flop SR implementada con compuertas NAND se comporta de la misma manera que el Latch NAND para ello se necesita de una señal de reloj bien sincronizada. es decir. de la salida. Explique el caso cuando un biestable es activado con flancos de pulsos de reloj. por factores de comodidad. se producen cambios en las entradas S y/o R? No interesa si el CLK está en 1 o en 0 lo que realmente interesa son los flancos de subida o de bajada ya que estos promueven los disparos en la salida del flip-flop. Bueno es exactamente igual como se explicó para el Latch NAND solo que se le agrego la señal de reloj y su respectivo detector de flancos. mientras el pulso de reloj CK está en 1. Su circuitería interna se muestra en la siguiente imagen: J K CLK Q 0 0 ↓ 1 0 ↓ 1 0 1 ↓ 0 1 1 ↓ Q0 Q´ 0 Su ecuación característica es: ´ Q (t+1) = J Q(t) + ´ K Q (t) Si se le agrega las entradas asíncronas se obtiene: ´ Q (t+1) = PR Experiencia 2 + CLR( J Página 3 ´ Q(t) + ´ K Q (t)) (sin cambio) (conmuta) .LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Su funcionamiento es exactamente igual al Flip-flop SR excepto cuando ambas entradas síncronas J y K están en 1. de la salida. al flanco del CLK. aquí ya no hay ambigüedad al contrario ocurre la conmutación al estado anterior. . La entrada CLK no puede afectar al Flipflop mientras que ´ PRESET = 1.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM 5) Explique para qué se utilizan las entradas de prefijación asíncronas (PresetClear) (Set-Reset) en los flip-flops. en otras palabras. ´ PRESET establece = 0. Bueno las entradas asíncronas son también llamadas “entradas predominantes” y son conocidas como ´ PRESET y ´ CLEAR y son activas en bajo. K y CLK. sin importar que condiciones estén presentes en las entradas J. La señal ´ CLEAR se activa y Q se borra de inmediato para quedar en 0. Las entradas asíncronas están inactivas y el Flip- flop es libre de responder a las entradas J. = 0. Su funcionamiento es el siguiente: ´ PRESET = ´ CLEAR = 1. en donde se necesita que estén en borrados de antemano. K o CLK. ´ PRESET ´ CLEAR = 0. La entrada CLK no tiene efecto mientras que Experiencia 2 Página 4 ´ CLEAR = 0. ´ CLEAR = 1. La señal ´ PRESET esta activa y Q se en forma inmediata en 1. sin importar las condiciones en las entradas J. K y CLK. Se usan mayormente para dar estados deseados a los flip-flops en aplicaciones como Registros o Contadores. pueden llevarse a cabo la operación con sincronización por reloj. . Dibujar la forma de onda de salida en Q 7) Realizar las siguientes conversiones: a..Utilizando un flip_flop D obtenga el tipo T. FLIP FLOP tipo T FLIP FLOP tipo D b. ya que puede producirse una respuesta ambigua.Utilizando un flip_flop J-K obtenga el tipo D y el tipo T. como se muestra en la figura. Suponer que Q se encuentra inicialmente en RESET. entradas asíncronas y de reloj.LABORATORIO DE CIRCUITOS DIGITALES II ´ PRESET = ´ CLEAR UNMSM = 0. Esta condición no debe utilizarse. c.Utilizando el Latch tipo D obtenga un Flip_Flop tipo D. Experiencia 2 Página 5 .. 6) Las siguientes formas de onda se aplican a las entradas J-K . estos derivados son: Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas mediante un inversor. Bueno ambos tipos de Flip-flop son derivados de los dos primeros. su tabla de verdad y su mapa de Karnaugh: Q(t) D Q(t) CLK Q(t+1) 0 0 0 ↓ 0 1 ↓ 0 1 0 ↓ 1 ´ Q(t) ´ D D 1 1 ↓ 1 1 1 Su ecuación característica según el Mapa K seria: Q(t+1) = D Si se le agrega entradas asíncronas: ´ Q(t+1) = PR +CLR(D) Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idénticas en niveles lógicos. su tabla de verdad y su mapa de Karnaugh: T Q(t CL Q(t+1 K 0 ) 0 ↓ ) 0 0 1 ↓ 1 1 0 ↓ 1 1 1 ↓ 0 Experiencia 2 Q(t) ´ Q(t) T´ Página 6 1 T 1 . A continuación se muestra su símbolo. obtenga las ecuaciones características a partir de las tablas de verdad para los biestables D y T. A continuación se muestra su símbolo.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Utilizando mapas de Karnaugh. La simbología ANSI/IEEE es las más reconocida a nivel mundial. Presentar los diagramas esquemáticos de los C.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Su ecuación característica según el Mapa K seria: Q(t+1) = T ⊕ Q(t) Si se le agrega entradas asíncronas ´ Q(t+1) = PR +CLR(T ⊕ Q(t)) 8) Muestre los símbolo de los flip-flops de acuerdo a la norma ANSI/IEEE y a la norma IEC. por ello posee una gran reputación es un poco más compleja que la propuesta por IEC pero a continuación se muestra algunos de los flip-flops usando esta simbología. Experiencia 2 Página 7 . La simbología IEC es la usada comúnmente. utilizados en esta práctica.I. así como sus tablas de verdad. a decir verdad en toda la resolución se ha usado pura simbología IEC es la más metódica y más usada para la enseñanza de cursos de Sistemas Digitales. LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la familia TTL. Comencemos: Compuerta NAND Experiencia 2 Página 8 . LABORATORIO DE CIRCUITOS DIGITALES II Compuerta NOR Compuerta NOT Compuerta AND Experiencia 2 Página 9 UNMSM . LABORATORIO DE CIRCUITOS DIGITALES II Flip-flop Tipo D Latch Transparente Flip Flop JK Experiencia 2 Página 10 UNMSM . Como se ha señalado en el diagrama de tiempos de la señal de reloj. Las señales mostradas representan varias transiciones entre niveles lógicos. Realmente. Por todas estas razones. A menudo.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM Flip Flop JK especial 9) Típicamente. Nombrar y describir cada uno de ellos. del cero al uno lógico. Análogamente se define un tiempo de bajada tf(fall). las hojas de especificaciones de los fabricantes especifican cuatro tipos de retardos asociados con los flip-flop. Y generalmente habrá algún retardo antes de que una señal haga cualquier pequeña excursión en la dirección de avance. Esta Experiencia 2 Página 11 . Sin embargo. este tiempo de transición será tr(rise). Como ocurre en realidad. aun visualizadas. se muestran como subidas o bajadas lineales con el tiempo. las transiciones se indican considerando que se necesita un tiempo finito para subir o bajar de un nivel a otro. en lugar de especificar el tiempo de transición entre un nivel y el siguiente. Las señales mostradas se aplican a flip-flops tipo D. otras en las proximidades de algunos de los niveles puede haber oscilaciones cerca de la transición. las transiciones están muy idealizadas. las señales de las transiciones en sistemas digitales pueden ser bastante complicadas. Unas veces algunos niveles lógicos pueden aproximarse asintóticamente. como el tiempo de transición entre el 90 y el 10% del intervalo entre niveles. los fabricantes especifican el tiempo de respuesta de un flip-flop al dato de entrada y a la señal de reloj. es más conveniente especificar el tiempo que dura la transición desde el 10% al 90% del intervalo total entre niveles. cuya transición de disparo suponemos que se realiza en la transición positiva de la señal de reloj. como se indica en la figura de la página siguiente. con certeza el cambio en D debe preceder al flanco de reloj un intervalo de tiempo no inferior a tsetup. Las relaciones entre el flanco de reloj y la señal de salida en las figuras (d) y (e) indican que si el requerimiento con respecto a los tiempos de establecimiento y mantenimiento se cumple. este debe ocurrir como mínimo en el instante tsetup anterior al flanco de reloj y después de él debe persistir como mínimo un tiempo thold. Las relaciones entre las señales de las figuras (a) y (b) se entienden si se indica que la transición en D debe preceder a la transición de disparo de reloj un tiempo denominado “tiempo de establecimiento tsetup”. habrá un retardo de propagación tpd (propagation delay) entre el flanco de reloj y la respuesta en las Experiencia 2 Página 12 . En conjunto si el flip-flop responde al cambio en D. el nivel D debe mantenerse como mínimo durante un tiempo thold (tiempo de mantenimiento) después del flanco de reloj. Las relaciones entre las figuras (a) y (c) se proponen para indicar que si el cambio en D se reconoce sin fallo. La figura (c) representa una transición de D de 1 a 0.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM transición se indica en la figura (a) y en la figura (b) se representa una transición del cero al uno lógico del dato de entrada D. Finalmente señalamos que los Sistemas Digitales Página 112 instantes en que transcurren las transiciones se toman normalmente cuando la transición está en la mitad de los dos niveles lógicos (50%). Si el flip-flop reconoce y responde propiamente a la nueva entrada de dato D. y el otro tpd. Bibliografía y Sitios Web Sistemas Digitales.br/Download/Simbologia %20IEEE.pdf http://www.wikipedia.professorvalfredo.com http://www.LABORATORIO DE CIRCUITOS DIGITALES II UNMSM salidas.org/datasheets/50/375708_DS. Q y Q .HL (high-low). El retardo de la salida que cambia del nivel bajo al alto es tpd. Principios y Aplicaciones (Ronald Tocci) Diseño Digital-Principios y Prácticas( Jhon Wakerly) http://es.LH (low-high).pdf Experiencia 2 Página 13 .org/wiki/Latch http://www. del flip-flop.com.futurlec.datasheetcatalog. LABORATORIO DE CIRCUITOS DIGITALES II Experiencia 2 Página 14 UNMSM .
Report "Informe Previo 2 - Circuitos Latch y Flip-flop"