El Microprocesador Z80ARQUITECTURA DE COMPUTADORAS AGOSTO 2012 – ENERO 2013 Disposición de terminales en el encapsulado A11 A12 A13 A14 A15 CLK D4 D3 D5 D6 + 5V D2 D7 D0 D1 INT NMI HALT MREQ IORQ 20 21 1 40 A10 A9 A8 A7 A6 A5 A4 A3 A2 Z80 CPU A1 A0 GND RFSH M1 RESET BUSRQ WAIT BUSACK WR RD . hay dos que sirven para la conexión de la fuente de alimentación y otra que es la entrada de reloj. .Descripción del Circuito Integrado El circuito integrado del microprocesador Z80 está dispuesto en un encapsulado DIP de 40 terminales. Además. De las 40 terminales del circuito: 5 son únicamente de entrada 24 son únicamente de salida y 8 son bidireccionales. Función de las terminales M1 MREQ CONTROL DEL SISTEMA IORQ RD WR RFSH A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 BUS DE DIRECCIONES HALT WAIT CONTROL DEL CPU INT NMI RESET Z80 CPU A12 A13 A14 A15 CONTROL DEL BUS DEL CPU BUSREQ BUSACK D0 D1 D2 D3 BUS DE DATOS CLK + 5V GND D4 D5 D6 D7 . · Corriente de salida para 0 lógico (IOL) es 1.0 a Vcc.3 a 0.4V. · Voltaje de entrada para 1 lógico (VIH) es de 2.8V.Descripción del Circuito Integrado Todas las terminales tienen compatibles con la familia TTL: características eléctricas · Voltaje de entrada para 0 lógico (VIL) es –0. · Voltaje mínimo de salida para 1 lógico e(VOH) es 2. . · Corriente de salida para 1 lógico (IOH) es –250 µA.4V. · Voltaje máximo de salida para 0 lógico (VOL) es de 0.8 mA. El consumo promedio de corriente es de 90 mA. las demás terminales del circuito integrado se agrupan en tres canales o buses: datos. La referencia (tierra) de la fuente se conecta a la terminal GND. direcciones y control. . Con base en la función que realizan.Descripción del Circuito Integrado El Z80 opera con una fuente de alimentación de 5V conectada a la terminal +5V. El bus de datos se emplea para la transferencia de datos e instrucciones en grupos de 8 bits con la memoria o con dispositivos de Entrada / Salida. . con tercer estado y se activan en 1 lógico. D0 transfiere el bit menos significativo y D7 el bit más significativo. Todas son bidireccionales.El bus de datos del Z80 Las ocho terminales designadas D0-D7 constituyen el bus de datos. . Todas ellas son de salida. El bus de direcciones se usa también en la especificación de las direcciones para el refrescado de memorias dinámicas. Durante el proceso de refrescado. con tercer estado y activas en 1 lógico. el Z80 puede seleccionar una localidad de entre 65. las 7 líneas menos significativas indican las dirección de refrescado.El bus de direcciones El bus de direcciones se encuentra conformado por las terminales A0-A15. Con las 16 líneas de direcciones.536 (64KB de memoria). Además las 8 líneas menos significativas del bus (A0-A7) permiten el direccionamiento de hasta 256 puertos de entrada / salida. El segundo grupo tiene como función el control del sistema El . está constituido por las terminales BUSRQ y BUSACK. INT y NMI. RD. MREQ . tercer grupo sirve para controlar el bus del microprocesador (CPU BUS Control). IORQ. WR y RFSH. HALT. comprende las terminales M1. (System Control). de las cuales unas son de entrada y otras son salidas. WAIT.El bus de control El bus de control incluye una amplia variedad de líneas. El bus de control se puede dividir en tres grupos de terminales relacionadas: El primer grupo se encarga del control de la CPU (CPU Control) y lo forman las terminales RESET. Bus de datos (Entrada/Salida. Este canal proporciona la dirección de la memoria o puertos de Entrada/Salida para el intercambio de datos con el CPU. Activas en alto. D7-D0 (Data Bus). Activas en alto. Bus de direcciones (Salida. .Función de las terminales A15-A0 (Address Bus). Tercer estado). Tercer estado). empleado para el intercambio de datos. Estas terminales constituyen el canal de datos de 8 bits bidireccional. Requerimiento de interrupción (Entrada. El CPU continua introduciendo estados de espera mientras esta señal se encuentre activa.Función de las terminales HALT (Halt state). Activa en bajo). Se encuentra normalmente cableada en OR y requiere de un arreglo PULL-UP externo para ésta aplicación. . Activada por TPN). Estado de paro (Salida. Activa en bajo). El CPU atiende la interrupción al finalizar el ciclo de instrucción en ejecución si el Flip-Flop (IFF) interno controlado por software se encuentra habilitado. Interrupción no enmascarable ó inhibible (Entrada. Tiene más alta prioridad que INT. Esta señal es generada por dispositivos de entrada/salida. Siempre es reconocida al final de la instrucción en ejecución independientemente del estado del Flip-Flop de interrupción y automáticamente obliga al CPU a reiniciar en la dirección 0066H. WAIT. Durante el HALT el microprocesador ejecuta NOPs (no operaciones) para mantener el refrescado de la memoria. INT (Interrupt Request). Indica que la CPU ha ejecutado una instrucción HALT y está esperando una interrupción no enmascarable o enmascarable (con la mascara habilitada) antes de que la operación pueda continuar. Activa en bajo). NMI (Non Maskable Interrupt). Indica al CPU que la memoria o el dispositivo de entrada/salida direccionado no se encuentra listo para la transferencia de datos. Espera (Entrada. Activa en bajo). indican que el ciclo de maquina actual es el ciclo de obtención de código de una instrucción en ejecución. La señal de refrescado en combinación con MREQ. Reinicio (Entrada. indican que los siete bits menos significativos del bus de direcciones del sistema pueden ser usados como direcciones de refrescado para un sistema de memoria de datos dinámica. Regenerado ó refrescado (Salida. M1en combinación con IORQ. Es de hacer notar que la señal de reset debe permanecer activa por un mínimo de tres ciclos completos de reloj antes de que la operación de reinicio sea completada. Durante el tiempo que dura el reset. RFSH (Refresh). Activa en bajo). M1 (Machine Cicle One). los canales de datos y direcciones se ponen en alta impedancia y todas las salidas de señales de control se colocan en su correspondiente estado inactivo. Esta señal junto con MREQ. pone en ceros el PC y los registros I y R. Activa en bajo). . Inicializa el CPU como sigue: Inhabilita el Flip-Flop de interrupciones.Función de las terminales RESET. indican el ciclo de reconocimiento de una interrupción. Ciclo de maquina uno (Salida. y fija el estado de interrupciones al modo 0. Tercer estado). RD (Read). Activa en bajo. Activa en bajo. Esta señal también es generada concurrentemente con M1 durante el ciclo de reconocimientos de una interrupción para indicar que un vector de respuesta a interrupción puede ser colocado en el bus de datos. Lectura (Salida.Función de las terminales MREQ (Memory Request). Requerimiento de Entrada/Salida (Salida. requiere efectuar una operación de lectura de datos desde la memoria o dispositivos de entrada/salida. Requerimiento de memoria (Salida. Indica que el bus de datos del CPU mantiene un dato válido para ser almacenado en la localidad indicada de memoria o entrada/salida. Activa en bajo. Activa en bajo. Escritura (Salida. Indica que el CPU WR (Write). Indica que el bus de direcciones mantiene una dirección válida para una operación de lectura o escritura en memoria. Indica que el byte menos significativo del bus de direcciones tiene una dirección válida para una operación de lectura o escritura con puertos. Tercer estado). Tercer estado). IORQ (Input/Output Request). Tercer estado). . Terminal de alimentación de voltaje positiva. +5 Vdc ± 5%. Terminal de referencia del voltaje de alimentación. IORQ. +5 Vdc. Esta señal tiene una prioridad más alta que NMI y siempre es reconocida al finalizar el ciclo de máquina en ejecución. direcciones. CLK (Clock). Reloj (Entrada). el bus de datos y a las señales de control MREQ. Requerimiento del bus (Entrada. BUSACK (Bus Acknowledge). GND (Ground). Activa en bajo). Reloj nivel MOS de fase simple. Esta señal es empleada para indicar al dispositivo que solicitó los canales de comunicación que los canales de.Función de las terminales BUSREQ (Bus Request). WR y RD del CPU en el estado de alta impedancia (High-Z) de tal forma que otros dispositivos puedan controlar estas líneas. datos y las terminales de control con tercer estado del CPU han sido colocadas en el estado alta impedancia y que el dispositivo externo puede tomar el control de estas señales. Reconocimiento del bus (salida. activa en bajo). . Coloca el bus de direcciones. de acuerdo a la asignación que se haya hecho de las líneas del bus de direcciones que no van conectadas a las entradas de direcciones de los circuitos de memoria. .Mapa de memoria físico Se le llama mapa de memoria físico a la representación de los bloques en que se ha dividido el espacio de memoria direccionable por el microprocesador. Cada bloque o partición corresponde al rango de direcciones ocupado por un circuito de memoria. MAPA DE MEMORIA DEL uP Z80 0000 H 0001 H 0002 H 0003 H 0004 H 0005 H 0006 H 0007 H 0008 H 0009 H 000A H 000B H 000C H 000D H 000E H 000F H 64 K X 8 (64KB) 64 Kilo Localidades FFF0 H FFF1 H FFF2 H FFF3 H FFF4 H FFF5 H FFF6 H FFF7 H FFF8 H FFF9 H FFFA H FFFB H FFFC H FFFD H FFFE H FFFF H 8 bits por localidad . 1FFF H 2000 H ----------------------------.4FFF H 5000 H ----------------------------.7FFF H 8000 H ----------------------------.3FFF H 4000 H ----------------------------.EFFF H F000 H ----------------------------.DFFF H E000 H ----------------------------.5FFF H 6000 H ----------------------------.8FFF H 9000 H ----------------------------.AFFF H B000 H ----------------------------.9FFF H A000 H ----------------------------.6FFF H 7000 H ----------------------------.FFFF H ----------------------------------- ----------------------------------- 3FFFH 4000 H ----------------------------------- 7FFF H 8000 H 7FFF H 8000 H ----------------------------------- ----------------------------------- BFFF H C000 H ----------------------------------- FFFF H FFFF H .0FFF H 1000 H ----------------------------.2FFF H 3000 H ----------------------------.BANCOS DE MEMORIA DE 32KB 0000 H BANCOS DE MEMORIA DE 16KB 0000 H BANCOS DE MEMORIA DE 8KB 0000 H ----------------------------------1FFF H 2000 H ----------------------------------3FFF H 4000 H ----------------------------------5FFF H 6000 H ----------------------------------7FFF H 8000 H ----------------------------------9FFF H A000 H ----------------------------------BFFF H C000 H ---------------------------------DFFF H E000 H ----------------------------------FFFF H BANCOS DE MEMORIA DE 4KB 0000 H ----------------------------.CFFF H D000 H ---------------------------.BFFF H C000 H ---------------------------. Microprocessor System. Z-80 Microprocessor: Architecture. and Design. Prentice Hall . and 6800. James W. Z80 CPU Central processing unit technical manual. 3/e. Programming. McGraw Hill. Practical hardware details for 8080. José Maria. Interfacing. Fatbrain. Microprocesadores programación e interconexión.Bibliografía Uruñuela Martínez. Coffron. Zilog. 8085. Z80.com Gaonkar Ramesh.