INDICE1. Sistemas Numéricos y Códigos 1.1. Sistemas Numéricos y Códigos …………………………………………... 2 1.2. Sistema Binario …………………………………………………………… 4 1.3. Sistemas Octal y Hexadecimal …………………………………………... 8 1.4. Claves y Códigos …………………………………………………………... 12 2. Compuertas Lógicas 2.1 Compuertas Lógicas ………………………………………………………… 20 2.2 Tipos de Compuertas ……………………………………………………….. 20 2.3 Características Generales ……………………………………………………. 27 3 . Álgebra de Boole 3.1. Álgebra de Boole …………………………………………………………… 31 3.2. Simplificación de Funciones ……………………………………………….. 35 3.3. Implementación de Circuitos Lógicos Combinacionales ……………………. 45 4. Circuitos Integrados 4.1 Familias Lógicas …………………………………………………………….. 4.2 Características de las Familias …………………………………………….. 4.3 Tipos de Circuitos de Salida ……………………………………………….. 4.4 Dispositivos Especiales …………………………………………………….. 50 50 53 59 5. Sistemas Lógicos Combinatorios 5.1 Sistemas Lógicos Combinatorios …………………………………………… 64 5.2 Codificadores y Decodificadores ……………………………………………. 68 5.3 Dispositivos Lógicos Programables ………………………………………….. 73 Prácticas Recomendadas ……………………………………………………………… 86 1 1. Sistemas Numéricos y Códigos 2 1.1 Sistemas Numéricos y Códigos Un sistema numérico es aquel que nos permite representar cantidades abstractas denominadas números. En general se pueden dividir en posicionales y no posicionales. Los posicionales son aquellos en donde dependiendo del lugar que ocupa el dígito en el número, tiene un valor o peso definido; el dígito que se encuentra en el extremo derecho en esta clase de sistemas, es el de menor peso, mientras que el que se encuentre en el extremo izquierdo es el de mayor peso. El sistema numérico decimal es posicional por ejemplo, en el número 265 se representan centenas, decenas y unidades respectivamente: 2 6 5 Unidades Decenas Centenas La base de un sistema numérico se refiere al número de símbolos básicos usados, los más usuales son base diez, dos, ocho y dieciséis: El sistema Decimal corresponde al sistema base diez, ya que está compuesto por diez dígitos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9. El sistema Binario corresponde al sistema base dos, y está compuesto por los dígitos: 0, 1; estos dígitos son llamados bits; el bit de menor peso es llamado bit menos significativo LSB (less significative bit), mientras que el de mayor peso es conocido como bit más significativo MSB (most significative bit). El sistema Octal corresponde al sistema base ocho, y está compuesto por los dígitos: 0, 1, 2, 3, 4, 5, 6, 7. El sistema Hexadecimal corresponde al sistema base dieciséis, y está compuesto por los dígitos: 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F; las letras de la A a la F, equivalen a los números 10, 11, 12, 13, 14 y 15 respectivamente. En general, se identifica la base del número, porque éste último posee un subíndice con la inicial del nombre del sistema o el número de la base a la que pertenece; debido a que el sistema que comúnmente se maneja es el decimal, se puede omitir el uso del subíndice por ejemplo: 986110 10102 76058 23C416 O O O O 9861D o 9861 …………….. Decimal 1010B ................................................ Binario 7605O ………………………………. Octal 23C4H ………………………………. Hexadecimal 3 Ejemplos: 10102 => 76058 => 23C4H => 0 x 2 0 + 1 x 21 + 0 x 2 2 + 1 x 2 3 = 0 x 1+ 1 x 2 + 0 x 4+ 1x 8 = 0 + 2 + 0 + 8 = 10 10 5 x 8 0 + 0 x 81 + 6 x 8 2 + 7 x 8 3 = 5 x 1+ 0 x 8 + 6 x 64 + 7x 512 = 5+ 0+ 384+ 3584 = 3973 10 4 x 16 0 + 12 x 161 + 3x 16 2 + 2 x 16 3 = 4 x1+ 12x 16 + 3 x 256+ 2x 4096 = 4+192+ 768+ 8192 = 9156 10 Conversión de base Diez a base N. . el cociente se escribe en el lado izquierdo y el residuo en el derecho y así sucesivamente mientras que el dividendo siga siendo mayor o igual que la base n. 4 . . este resultado se suma con la multiplicación del siguiente digito por la base elevada a la potencia uno y así sucesivamente hasta llegar al digito de mayor peso (di). Cociente_i > n = dividendoi residuo1 residuo2 residuo3 . . . después. es necesario poder convertir de cualquier base a la base decimal y viceversa. . el cociente se escribe en el lado izquierdo y el residuo en el derecho. residuo_i Núm n = cociente_i residuo_i residuo3 residuo2 residuo1 El procedimiento se describe como sigue: se inicia con la división del número decimal entre la base(divisor) a la que queremos convertir. . di.d3 d2 d1 d0 base => d0 x base 0 + d1 x base1 + d2 x base 2 + d3 x base 3 +……+ di x base i = Numero10 La fórmula se describe como sigue: se inicia con el digito de menor peso (d 0) y se multiplica por la base elevada a la potencia cero. se toma este primer cociente como dividendo y se divide entre la base.Para poder hacer una asociación entre los diferentes sistemas numéricos. .. Num 10 => Num n Num 10 ÷ n dividendo1 divisor Cociente1= dividendo2 Cociente2= dividendo3 Cociente3= dividendo4 . Conversión de base N a base Diez.. lo anterior porque al completarse la base 10. luego. se conforma del último cociente (dígito de mayor peso)seguido por todos los residuos obtenidos. 5 +5 = 0 y “llevamos” 1. Para realizar las operaciones. resta y multiplicación binaria. 8 +5 + acarreo 1=4 y llevamos 1. la hacemos de forma automática 6+1 = 7.2 Sistema Binario. El sistema binario es el más utilizado en los circuitos electrónicos digitales. Ejemplos: 6 => base 2 6 ÷ 2 (1 < 2) 3 0 1 1 (3 ÷ 2) Núm 2 = 1 1 0 2 10 => Binario 10 ÷ 2 5 2 1 0 1 0 1010 => 10102 3973 => Octal 9156 => Hexadecimal 3973 ÷ 8 9156 ÷ 16 496 62 7 5 0 6 3973 => 76058 572 35 2 4 C 3 9156 => 23C416 1. 9+4 = 3. y llevamos 1. Suma. 7 + acarreo 1 = 8. por lo que se estudia las operaciones aritméticas de suma. es necesario tener siempre en cuenta la base con la que estamos trabajando. siendo el primer residuo el que corresponde al digito de menor peso. El mismo procedimiento se aplica en el sistema binario: 11 1011 12 5 . se genera un acarreo en este caso de 1 y no hay sobrantes.finalmente el número ya convertido. por ejemplo: 1 11 5 610 7 8 910 + 5 110 + 5 410 1 0 710 8 4 310 La operación en base diez. 63. se completa la base) y llevamos 1 1 + 1 = 0 (se lleva acarreo 1) + 1 (acarreo anterior) = 1 Acarreo 1+ 0 = 1 1 11 1 1 1 0 0 12 + 1 1 1 12 1100 02 1 + 1 = 0 (semejante a un 9+1= 0. Las longitudes del minuendo y sustraendo deben ser iguales (para evitar errores en el método).6 310 8 8 210 En Binario. resultando 882: 8 14 9 4 510 . se completa la base) y llevamos 1 Acarreo 1 + 1 = 0 y llevamos 1 Acarreo 1 + 1 = 0 y llevamos 1 Acarreo 1 + 1 = 1 y llevamos 1 (semejante a un 2+9=11) Acarreo 1 Resta.IGUALAR LAS LONGITUDES. se tiene que 0 – 0= 0. que consiste en los siguientes pasos: 1. 4–6 no se puede. resultando 0100: 0 2 - 1 0 1 02 1 1 02 0 1 0 02 En el caso de la resta de los números binarios se utiliza también un método conocido como complemento a dos.110.. por lo tanto el 0 “le pide prestado” al 1 y éste le presta 2 (el valor de la base) por lo que el 0 se convierte en 2 (2 + 0) y 1 al hacer el préstamo en 0.+ 11 02 1110 12 1+ 0=1 1 + 1 = 0 (semejante a un 5+5 = 0. 0 – 1 no se puede. se agregan ceros a la izquierda de la cantidad de menor longitud hasta igualar las longitudes. Recordando como se lleva a cabo la resta decimal de 945. para restar 1010. entonces 5–3 = 2. 1 – 1=0. por lo tanto el 4 “le pide prestado” al 9 y este le presta 10 (el valor de la base) por lo que el 4 se convierte en 14 y el 9 al hacer el préstamo en 8. de no ser así. ejemplo: 6 . 6 => 0x20 + 0x21+ 1x22 +0x23 =0+0+4+0= 4 => + 4 7 .. Para comprobar. el resultado de la sumatoria y hacemos la conversión de estos a decimal: 10102 . las cantidades anteriores se suman..AGREGAR BITS DE SIGNO. 1 1 0 0 12 + 12 1 0 1 02 4. tomamos los valores iniciales del minuendo y el sustraendo. se le agrega un bit al lado izquierdo que representa el signo del número.1102 0 01002 => 0x20 + 1x21 + 0x22 +1x23 = 0+2+0+8= 10 => + 10 => 0x20 + 1x21 + 1x22 = 0+2+4 = 6 => . 1 0 1 02 0 1 1 02 => 1 0 0 12 3.01102 2. A la cantidad resultante del complemento se le suma uno. y la suma es el resultado de la resta en complemento a dos (CA-2). Tanto a la suma obtenida como al minuendo.SUMAR..SUMAR UNO AL SUSTRAENDO COMPLEMENTADO.- 10102 => 00102 1102 => . Cada dígito del sustraendo se complementa es decir. 0 si el número es positivo y 1 si es negativo. Finalmente. Bit de rebasamiento (despreciable).. Minuendo 1 0 1 02 => 0 1010 Sustraendo 1 0 1 02 => 1 1010 5.COMPLEMENTAR EL SUSTRAENDO. los unos se convierten en ceros y los ceros en unos. 1 + 1 0 1 0 1 02 1 1 0 1 02 1 0 0 1 0 02 Resultado Bit de signo 0 (representa un valor positivo). 21 => Resultado real Multiplicación. generalmente el minuendo se convierte en sustraendo. el resultado de la sumatoria a decimal tenemos: - 0112 => 110002 => 1 010112 => + 3 . se le agrega el signo negativo al valor resultante.24 .sumar) 1 010112 Resultado preliminar Bit de signo 1 (representa un valor negativo). La operación de multiplicación binaria es muy sencilla. y el sustraendo en minuendo. el valor resultante será de signo negativo (1): 0112 => 000112 (1.sumar uno ) 0 000112 (4. 8 . ya que como resultante solo tendremos un uno o un cero.igualar longitudes) . Convirtiendo los valores iniciales del minuendo y el sustraendo.complementar el sustraendo) + 12 010002 (3.Cuando el sustraendo es mayor que el minuendo en cualquier resta.agregar bits de signo) + 1 010002 (5. para obtenerlo se complementa el número (excluyendo el bit de signo. en el caso de la resta binaria en Complemento a dos (siguiendo los pasos del método).110002 001112 (2. que se agregará al final) y se le suma uno: 1 010112 => 101002 + 12 1 101012 => . el valor resultante de la sumatoria no es real. posteriormente se realiza la sumatoria.11 Como se puede apreciar. y al efectuarse la resta.110002 => . Conversión de base Dos a base Ocho y Dieciséis.3 Sistemas Octal y Hexadecimal.111102 x 102 000002 + 111102 1111002 10102 x 1012 10102 00002 + 10102____ 1100102 1. Para la conversión de un número en sistema Binario a Octal o Hexadecimal se hacen agrupaciones de bits. que es la cantidad de bits 9 .1 Equivalencias entre los sistemas decimal. binario. hexadecimal y octal.1: DECIMAL 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 BINARIO 00002 00012 00102 00112 01002 01012 01102 01112 10002 10012 10102 10112 11002 11012 11102 11112 HEXADECIMAL 016 116 216 316 416 516 616 716 816 916 A16 B16 C16 D16 E16 F16 OCTAL 08 18 28 38 48 58 68 78 108 118 128 138 148 158 168 178 Tabla 1. La principal ventaja de los sistemas Hexadecimal y Octal radica en la facilidad que ofrecen para representar de forma reducida los números binarios como se muestra en la tabla 1. tres para Octal y cuatro para Hexadecimal. 1011 00112 => Hexadecimal d116 d016 Equivalente en Hexadecimal del número binario 0011 => 3 Equivalente en Hexadecimal del número binario 1011 => B 101100112 => 3B16 Para la conversión de Hexadecimal y Octal a Binario. la agrupación se hace de derecha a izquierda. La forma más recomendable de aprender las cosas es hacerlas por uno mismo. realice las siguientes conversiones: 1 Las respuestas de los ejercicios las encontrará al final de cada unidad correspondiente.1 1. así que antes de continuar con el siguiente tema. es de suma importancia aprender los números binarios (por lo menos del 0 al 15) para las conversiones Hexadecimal y Octal. 10 . Ejercicio 1. el procedimiento es a la inversa. 101100112 => Octal *010 110 0112 d28 d18 d08 Equivalente en octal del número binario 011 => 3 Equivalente en octal del número binario 110 => 6 Equivalente en octal del número binario 010 => 2 101100112 => 2638 * es conveniente agregar un 0 a la izquierda para completar la cantidad de bits (3).necesaria para poder representar el dígito mayor de estas bases. es decir cada digito se representa con el número binario correspondiente: 3B16 => Binario 3 B16 = 0011 10112 2638 => Binario 2 6 38 = 010 110 011 Como se puede apreciar. Para las operaciones de suma y resta en los sistemas Octal y Hexadecimal se utiliza el mismo método que para el sistema binario antes visto. se lleva 1(se completa la base 16) y sobran 3. consiste en seguir realizando los cálculos en base diez. por ejemplo: 1 5 8 16 + E 4 16 1 3 C16 8+4 =12 en Hexadecimal corresponde a la letra C. ejemplo: 1 1 23 5 78 + 7 4 0 18 1176 08 7 + 1 = 0 (semejante a un 9+1= 0. 5+E = 5+14=19. se completa la base) y llevamos 1 Acarreo 1 + 5 = 6 3+4=7 2 + 7 = 1 y llevamos 1 (semejante a un 2+9 = 11 ) 1 1 5 8 A 7 16 + E 4 0 1 16 1 3 CA 8 16 7 + 1=8 A+ 0 = A 8 +4=C 5 + E = 3 y llevamos 1 (semejante a un 5+8 =13) 1 Una segunda opción. 11 . pero teniendo como referencia la base en la que trabajamos.100D => BINARIO 6110 => BINARIO 11110B => DECIMAL 10000012 => DECIMAL 65O => HEXADECIMAL 2108 => HEXADECIMAL 5AH => OCTAL 7116 => OCTAL 10001B => OCTAL 1010111B => HEXADECIMAL Suma y Resta. 4 Claves y Códigos Códigos binarios continuos y cíclicos Si definimos el término código como un sistema de equivalencias. 6 – 7 no se puede. 11001002 + 1111002 111001102 + 10010002 208 + 578 638 + 168 5C16 + BF16 A016 + 1616 100002 . entonces un código binario establece equivalencias entre el sistema binario y otros códigos. y además se considera también cíclico si la última 12 . E 24 F 8 416 + E 9 116 0 F 316 En Hexadecimal. Ejercicio 1. 8 – 9 no se puede. basta recordar que en vez de prestar diez. por ejemplo: 6 14 7 6 58 .7 38 6 7 28 En octal.Para la operación de resta y tomando como referencia la resta decimal. por lo tanto el 8 “le pide prestado” a la F y este le presta 16 (el valor de la base) por lo que el 8 se convierte en 24 (16 + 8) y la F al hacer el préstamo en E.FF16 3816 .2. por lo tanto el 6 “le pide prestado” al 7 y este le presta 8 (el valor de la base) por lo que el 6 se convierte en 14 (6 + 8) y el 7 al hacer el préstamo en 6.2E16 11102 x 1102 101012 x 1012 1. 4 – 1= 3.10012 (CA-2) 100102 . Realice las siguientes operaciones aritméticas.110002 (CA-2) 718 – 558 528 – 268 78916 . se presta dieciséis u ocho (según sea el caso). Un código binario es continuo si las combinaciones correspondientes a números decimales consecutivos son adyacentes. pero la operación es muy similar . 5 – 3= 2. html 13 . luego se agrupan de dos en dos y si las dos cifras son iguales corresponde un cero en código Gray y si son distintas corresponde a un uno. Código Decimal Codificado en Binario (BCD) 2 Fuente http://es.1 también se indica cómo se puede traducir un valor decimal (6 en el Generación del código Gray. para una sola señal las combinaciones son 0 y 1.2 Equivalencia del código Decimal y código Gray 0 1 0 1 00 01 1 0 11 10 11 01 00 00 01 11 10 000 001 011 010 0 1 2 3 10 111 101 100 110 5 6 7 4 0110 Binario 101 Gray En la figura Figura anterior1. Este código también se denomina reflex porque se obtiene reflejando las combinaciones como si fueran vistas con un espejo (líneas de trazos) por ejemplo. ejemplo) directamente a código Gray (resultado 101): se comienza pasando a binario el valor decimal sin olvidar que hace falta al menos un cero a la izquierda.combinación es adyacente a la primera.1. una vez reflejado se añadirá una nueva columna a la izquierda en la que la mitad superior serán ceros y la inferior unos. Código Gray 2 El código Gray es un código basado en un sistema Binario y su principal característica es que solo hay un cambio de BIT cada vez que se pasa de una combinación a la siguiente (tabla 1.geocities. continuando con este proceso se llegará al número de señales que sean necesarias como se muestra en la figura 1.com/jeeesusmeeerino/sistnum/otros/otros. Dígito Decimal Código Gray 0 000 1 001 2 011 3 010 4 110 5 111 6 101 7 100 Tabla 1.2). El código Gray es un ejemplo de un código binario continuo y cíclico. y su principal ventaja. consiste en la ordenación alfabética de los códigos como se muestra en la tabla 1. cada cifra decimal se codifica directamente en un su equivalente en binario (tabla 1.5 : Nombre Decimal Hexadecimal Carácter Nulo 0 00 NUL Inicio de cabecera 1 01 SOH Inicio de texto 2 02 STX Fin de texto 3 03 ETX Fin de transmisión 4 04 EOT enquiry 5 05 ENQ acknowledge 6 06 ACK 14 .4 y 1.3): DECIMAL 0 1 2 3 4 5 6 7 8 9 BINARIO 00002 00012 00102 00112 01002 01012 01102 01112 10002 10012 Tabla 1.3 Código BCD Código estadounidense estándar para el intercambio de información (ASCII) El código ASCII (American Standard Code for Information Interchange). aparte de constituir un estándar. define 128 códigos posibles.En el código Decimal Codificado en Binario (Binary Code Decimal). es un código de caracteres basado en el alfabeto latino tal como se usa en inglés moderno y otras lenguas occidentales. Hex. Carácter Decimal Hex.4 Caracteres no imprimibles del Código ASCII Decimal Hex. Carácter 32 20 Espacio 64 40 Carácter Decimal @ 96 60 ` 33 21 ! 65 41 A 97 61 a 34 22 " 66 42 B 98 62 b 15 .Campanilla (beep) 7 07 BEL backspace 8 08 BS Tabulador horizontal 9 09 HT Salto de línea 10 0A LF Tabulador vertical 11 0B VT Salto de página 12 0C FF Retorno de carro 13 0D CR Shift fuera 14 0E SO Shift dentro 15 0F SI Escape línea de datos 16 10 DLE Control dispositivo 1 17 11 DC1 Control dispositivo 2 18 12 DC2 Control dispositivo 3 19 13 DC3 Control dispositivo 4 20 14 DC4 neg acknowledge 21 15 NAK Sincronismo 22 16 SYN Fin bloque transmitido 23 17 ETB Cancelar 24 18 CAN Fin medio 25 19 EM Sustituto 26 1A SUB Escape 27 1B ESC Separador archivos 28 1C FS Separador grupos 29 1D GS Separador registros 30 1E RS Separador unidades 31 1F US Tabla 1. 91 5B [ 123 7B { 60 3C < 92 5C \ 124 7C | 61 3D = 93 5D ] 125 7D } 62 3E > 94 5E ^ 126 7E ~ 63 3F ? 95 5F _ 127 7F DEL Tabla 1. 78 4E N 110 6E n 47 2F / 79 4F O 111 6F o 48 30 0 80 50 P 112 70 p 49 31 1 81 51 Q 113 71 q 50 32 2 82 52 R 114 72 r 51 33 3 83 53 S 115 73 s 52 34 4 84 54 T 116 74 t 53 35 5 85 55 U 117 75 u 54 36 6 86 56 V 118 76 v 55 37 7 87 57 W 119 77 w 56 38 8 88 58 X 120 78 x 57 39 9 89 59 Y 121 79 y 58 3A : 90 5A Z 122 7A z 59 3B .5 Caracteres imprimibles del Código ASCII 16 .35 23 # 67 43 C 99 63 c 36 37 24 $ 68 44 D 100 64 d 25 % 69 45 E 101 65 e 38 26 & 70 46 F 102 66 f 39 27 ' 71 47 G 103 67 g 40 28 ( 72 48 H 104 68 h 41 29 ) 73 49 I 105 69 i 42 2A * 74 4A J 106 6A j 43 2B + 75 4B K 107 6B k 44 2C . 76 4C L 108 6C l 45 2D - 77 4D M 109 6D m 46 2E . 6 Ejemplo de números con BIT de paridad Cantidad final de 1’s 2 (par) 3 (impar) 4 (par) 5 (impar) La detección de errores en estos códigos consiste en comprobar al recibir la información. consiste en agregar al dato binario. por ejemplo: Dato Paridad Código resultante Bit de paridad 10100 par 0 10100 0 11110 impar 1 10010 1 010101 par 1 010101 1 110011 impar 1 110011 1 Tabla 1. ¿Cual de los siguientes códigos posee paridad par ? 10011000 11111111 01111001 11010101 11111000 ¿Cual de los siguientes códigos posee paridad impar ? 10011000 11111100 01111000 11010100 11111001 Un sistema de valor posicional. si el código que se desea obtener es de paridad par. si el número de unos de cada combinación es par (códigos de paridad par) o impar (códigos de paridad impar). dicho bit será tal que el número de unos en cada combinación del nuevo código sea par. Ejercicio 1. El bit de paridad se añade al dato como bit MSB. el bit añadido a cada combinación ha de ser tal que la combinación resultante tenga un número impar de unos.Códigos detectores de errores. 17 . si por el contrario se desea un código de paridad impar. En la transmisión de una información binaria. un bit conocido como bit de paridad. Las siglas LSB significan ________ significative bit.3 Responda: El equivalente en Código Gray del valor BCD 0110 es: __________________ El equivalente en BCD del código GRAY 0011 es: _________________ El equivalente en BCD del código GRAY 0100 es:_________________ El ___________ es el código alfanumérico más comúnmente utilizado. es aquel en el que el valor de un digito depende de su ____. Uno de los métodos más sencillos para detectar si se produjo algún error en la transmisión. es posible que se produzcan errores debido a la presencia de ruido en el proceso o por avería de alguno de los componentes. Hoja de Respuestas Unidad I 18 . se agrupan 3 dígitos binarios. Para su equivalencia numérica en sistema ___________. El equivalente en binario del resultado de la resta decimal de 3 .16 en complemento a 2 es: ____________________.2 en complemento a 2 es: ____________________. se agrupan 4 dígitos binarios. El equivalente en binario del resultado de la resta decimal de 20 .El sistema _______________ proporciona grandes ventajas prácticas para el almacenamiento y procesamiento de datos en sistemas digitales. Para su equivalencia numérica en sistema ___________. ya que emplea solo dos símbolos. El mayor valor que se puede representar en decimal con ocho bits es: ______________. 2 11001002 + 1111002 = 101000002 111001102 + 10010002 = 1001011102 208 + 578 = 778 638 + 168 = 1018 5C16 + BF16 = 11B16 A016 + 1616 = B616 100002 .110002 (CA-2) = 1 01102 718 – 558 = 148 528 – 268 = 248 78916 . Ejercicio 1.3 Gray 0101 BCD 0010 BCD 0111 ASCII 11111111 10011000 Ejercicio 1.2E16 = A16 11102 x 1102 = 10101002 101012 x 1012 = 11010012 Ejercicio 1.FF16 = 68A16 3816 .1 100D => 11001002 6110 => 1111012 11110B =>30 10 10000012 => 65 10 65O => 3516 2108 => 8816 5AH => 1328 7116 => 1618 10001B => 218 1010111B => 5716 Ejercicio 1.4 Posición Less Binario 255 Octal Hexadecimal 010010 101101 19 .10012 (CA-2) = 001012 100102 . Compuertas Lógicas . estos niveles se pueden generalizar como: 0 0. se representan mediante símbolos y su comportamiento se muestra en una tabla de verdad como a continuación: 21 . abierto o cerrado. X corresponde a la salida del circuito.1 Ejemplos de tablas de verdad para una y dos variables A y B corresponden al nombre de las variables de entrada. es un medio para describir cómo. conectado o no-conectado. Niveles lógicos. 1 o 0 respectivamente. ejemplo: A 0 1 X A 0 0 1 1 B 0 1 0 1 X Tabla 2. con todas las posibles combinaciones para uno y dos bits. en cambio. Estos niveles lógicos también se pueden representar como valores de tensión o no tensión. El total de combinaciones posibles en la tabla de verdad se define por 2n. siendo n el número de entradas al circuito. Una tabla de verdad. Los niveles lógicos se refieren a los bits 0 y 1 que representan el estado de una variable de voltaje.2 Tipos de Compuertas Lógicas Las compuertas lógicas. llevan a cabo las operaciones lógicas de: suma (OR). 2. se le conoce como lógica positiva. entre otras.8v Intervalo de voltaje que representa un 0 lógico o nivel bajo 2 5v Intervalo de voltaje que representa un 1 lógico o nivel alto. multiplicación (AND) y negación o complementación (NOT). la salida lógica de un circuito depende de los niveles lógicos presentes en las entradas del circuito. Al trabajo de los circuitos electrónicos digitales en base a los unos o niveles alto. se le conoce como lógica negativa. encendido o apagado. Tabla de verdad.1 Compuertas Lógicas Una compuerta lógica es un circuito digital que en base a los niveles lógicos presentes en sus entradas produce una salida lógica.2. al trabajo de circuitos electrónicos digitales en base a los ceros o niveles bajo. en donde el resultado será verdadero si alguno de los elementos A o B es verdadero: A F F V V B F V F V X F V V V Tabla 2. en donde el resultado será verdadero solo si los dos elementos A y B son verdaderos: A F F V V B F V F V X F F F V Tabla 2.1 Tabla de verdad y símbolo para la compuerta de suma lógica: “OR” La operación de suma lógica es semejante a un razonamiento lógico “o”.3 Razonamiento lógico: “Y” 22 .2 Tabla de verdad y símbolo para la compuerta de multiplicación lógica “AND” La operación de multiplicación lógica se puede escribir de la forma AB o AB y es semejante a un razonamiento lógico “y”.Figura 2.2 Razonamiento lógico: “O” Figura 2. suma exclusiva (XOR) y suma exclusiva negada (XNOR). ahora será cero o falso. como se muestra en la tabla 2.5. y consiste en invertir la entrada. A B X 0 0 1 0 1 0 1 0 0 1 1 0 Figura 2. de la misma forma. para los estados o entradas en las que la salida era uno o verdadero. complementa o niega la operación de suma lógica es decir.3 Tabla de verdad y símbolo para la compuerta de negación lógica “NOT” La operación de negación lógica se escribe de la forma /A. surgen las compuertas compuestas como son suma negada (NOR). A 0 0 1 1 B 0 1 0 1 X (OR) 0 1 1 1 X (NOR) 1 0 0 0 23 . si la entrada es falso entonces la salida será verdadera: A F V X V F Tabla 2.4 Razonamiento lógico de la operación de complemento A partir de las compuertas básicas. de la misma forma. para los estados o entradas en las que la salida era cero o falso. es equivalente a agregarle un inversor para complementar la salida(Fig. 2. es decir si la entrada es verdadera entonces el resultado será falso.Figura 2.5) . ahora será uno o verdadero.4 Tabla de verdad y símbolo para la compuerta de suma lógica negada: “NOR” La operación de suma lógica negada. el agregar al símbolo de la compuerta un círculo. multiplicación negada (NAND). complementa o niega la operación de suma exclusiva es decir. para los estados o entradas en las que la salida era uno o verdadero. ahora será cero o falso. para los estados o entradas en las que la salida era uno o verdadero. como se muestra en la figura 2. para los estados o entradas en las que la salida era cero o falso. 24 .Tabla 2.6. TABLA DE VERDAD ABX000011101110 Figura 2. de la misma forma. ahora será uno o verdadero. TABLA DE VERDAD ABX001011101110 Figura 2. ahora será cero o falso. para los estados o entradas en las que la salida era cero o falso. cuando las entradas son diferentes para los estados o entradas en las que la salida era uno o verdadero. ahora será uno o verdadero. de la misma forma.5 Equivalencia de una compuerta NOR. ahora será uno o verdadero. La operación de multiplicación lógica negada.7 Tabla de verdad y símbolo para la compuerta de suma exclusiva: “XOR” La operación de suma exclusiva negada. complementa o niega la operación de multiplicación lógica es decir. de la misma forma. se describiría de forma lógica mediante el enunciado “uno u otro pero no ambos” es decir.5 Tabla de verdad que muestra las salidas de las compuertas OR y NOR Figura. para los estados o entradas en las que la salida era cero o falso. 2.6 Tabla de verdad y símbolo para la compuerta lógica: “NAND” La operación de suma exclusiva. ahora será cero o falso. Si A = 0 y B =1. Si A = 1 y B =1. Llene los espacios en blanco: 1.1. entonces el valor de X es: _____ A X 25 . entonces el valor de X es: _____ A B X 3.TABLA DE VERDAD ABX001010100111 Figura 2. SÍMBOLO OPERACIÓN LÓGICA NOMBRE NOT NAND /AB + A/B XNOR A+ B 2.8 Tabla de verdad y símbolo para la compuerta “XNOR” Ejercicio 2. entonces el valor de X es: _____ A X B 5. Si A = 0 y B =0.B 4. Si A = 1 y B =0. entonces el valor de X es: _____ A X B Simbología IEEE/ANSI Existe una simbología que se utiliza para representar los dispositivos y las funciones lógicas que se ajustan a las normas IEEE/ANSI (El Instituto de Ingenieros Eléctricos y 26 . Fan-in y Fan-out. 2.9 Simbología IEEE/ANSI de las compuertas lógicas 2. esta simbología se presenta a continuación: A 1 X NOT A B & X A B AND A B ≥1 B =1 XOR X NAND X A B OR A & ≥1 X NOR X A B =1 X XNOR Figura.3 Características generales. y El Instituto Nacional Estadounidense de Estándares). 27 .Electrónicos. 10 Ejemplo de Fan-in y Fan-out En otro caso. Tplh = tiempo de paso de nivel bajo a alto. El número máximo de salidas que una entrada puede cargar confiablemente se conoce como Fan-in. las señales deseadas son alteradas.cienciasmisticas. El ruido puede ser producido por una gran cantidad de mecanismos en el medio ambiente o dentro del circuito. Salida . por ejemplo.ar/electronica/teoria/digital/index. la salida de la compuerta 1 se encuentra conectada la entrada de la compuerta 2. de la línea eléctrica hasta el ruido térmico en los circuitos integrados. Tiempo de retardo de propagación (Tpd). Al momento de hacer un diseño debe considerarse que el circuito debería de funcionar correctamente aún con la presencia de ruido previsto hasta cierto nivel.Entrada Compuerta 1 Compuerta 2 Figura 2. el sistema debería de presentar inmunidad al ruido.out) y que la compuerta 2 carga a la compuerta 1(fan -in).iec.mx/acad/wcervantes/ldd/familias. desde la radiación atmosférica o los 60 Hz. Como norma se suele emplear el tiempo medio de propagación. Una medida de la cantidad de ruido que un dispositivo puede tolerar antes de presentar un comportamiento erróneo se conoce como 3 4 Fuente http://www.3 Cuando se tienen dos compuertas interconectadas de forma tal que la salida de una se conecta a la entrada de otra. se dice entonces que la compuerta 1 maneja a la compuerta 2 (fan.pdf Fuente http://www. Esto es. estas compuertas cargan a la primera y esta maneja a las 3 posteriores. considérese que la salida de una compuerta va a la entrada de otras 3 compuertas.php 28 . El Fan-out es el número máximo de compuertas que pueden conectarse a la salida de una compuerta. Cuando las señales deseadas son acompañadas por ruido. que se calcula como: Tpd = (Tphl + Tplh)/2 Inmunidad al ruido La inmunidad al ruido se refiere a la capacidad de una compuerta para mantener su funcionamiento en presencia de ruido. se tienen dos tiempos de propagación: Tphl = tiempo de paso de nivel alto a bajo. 4 Definimos como tiempo de retardo de propagación a el tiempo transcurrido desde que la señal de entrada pasa por un determinado valor hasta que la salida reacciona a dicho valor.uia.com. margen de ruido. el sistema debe de funcionar correctamente. Es importante considerar que mientras los voltajes de entrada y salida se mantengan dentro del margen de ruido. 29 . Si A = 1 y B =0. entonces el valor de X es: 0 3. Si A = 0 y B =1. Si A = 0 y B =0. SÍMBOLO OPERACIÓN LÓGICA NOMBRE /A NOT /(A+B) NOR /(AB) NAND /AB + A/B XOR AB AND /(A B ) XNOR A+B OR 2.Hoja de Respuestas Unidad II 1. Si A = 1 y B =1. entonces el valor de X es: 1 5. entonces el valor de X es: 1 4. entonces el valor de X es: 1 . Álgebra de Boole . 1 Tabla de verdad con bits y con variables B 0 = Existen dos formas especiales de expresar las funciones booleanas: suma de productos y producto de sumas. la variable de entrada se niega si el valor es cero. ejemplos: . En una función de n variables. luego el primer termino (primer uno) resulta de la multiplicación de las entradas correspondientes. los mintérminos son: /A/B. también se pueden representar por medio de las variables. es decir que no son expresiones mínimas. y se reduce utilizando los teoremas de Boole o los mapas de Karnaugh que veremos posteriormente. generalmente se obtiene a partir de una tabla de verdad. AB. Para definir una ecuación en suma de mintérminos se ubican las salidas altas de la tabla. y este termino se suma con el obtenido por el siguiente uno en la tabla y así sucesivamente hasta concluir con los unos. Funciones Booleanas Una función booleana es un conjunto de variables relacionadas entre sí mediante los tres operadores lógicos.1 Álgebra de Boole La lógica binaria fue desarrollada a principios del siglo XIX por el matemático George Boole para investigar las leyes fundamentales en que se basa el razonamiento humano y tiene una característica especial. representados con 1 y 0 respectivamente. Puede comprobarse que para tres variables. sus variables solo pueden adoptar dos valores. Si las funciones se encuentran en su forma canónica. la suma de productos se conoce como suma de mintérminos y el producto de sumas como producto de maxtérminos. a partir de la lógica binaria surge el Álgebra de Boole o Booleana. sino pasa directo. Mintérminos. /AB. solo que estas aparecen negadas cuando el valor es cero por ejemplo. el número de mintérminos es 8. para el caso de dos variables. las combinaciones uno y cero en una tabla de verdad. y para n variables se tendrán 2n mintérminos. Debe notarse que cada renglón de una tabla de verdad está asociado a un y sólo un mintérmino. las tablas en la figura 3.1 son equivalentes: A B X A B X 0 0 0 /A /B 0 0 1 1 /A B 1 1 0 1 A /B 1 1 1 0 A Tabla 3. un mintérmino es un producto que contiene las n variables. tradicionalmente denominados cierto y falso. A/B. pudiendo éstas estar o no complementadas.3. y si es uno se niega la entrada.A 0 0 1 1 B 0 1 0 1 X 0 1 1 0 X= /A B +A /B Figura 3. ejemplo: . Un maxtérmino es una suma lógica que contiene todas las variables. para las diferentes combinaciones de entrada tenemos que: A = 0 y B = 0 entonces X = /00 + 0/0 = 10 + 01 = 0 + 0 = 0 A = 0 y B = 1 entonces X = /01 + 0/1 = 11 + 00 = 1 + 0 = 1 A = 1 y B = 0 entonces X = /10 + 1/0 = 00 + 11 = 0 + 1 = 1 A = 1 y B = 1 entonces X = /11 + 1/1 = 01 + 10 = 0 + 0 = 0 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 X 1 0 1 0 1 0 1 0 X= /A/B/C + /AB/C + A/B/C + AB/C Figura 3. si es cero. Para definir una ecuación en producto de maxtérminos se ubican las salidas bajas de la tabla de verdad y las combinaciones de entrada se escriben de manera inversa en la ecuación es decir.1 Tabla de verdad y ecuación expresada en suma de mintérminos para 2 variables Sustituyendo valores en la ecuación.2 Tabla de verdad y ecuación expresada en suma de mintérminos para 3 variables Maxtérminos. se escribe la variable sin negar. el primer termino de la ecuación corresponde a la suma de las variables donde se ubica el primer cero. pudiendo éstas estar o no complementadas. multiplicado por el termino obtenido con el siguiente cero en la tabla y así sucesivamente hasta concluir con los ceros. 1. para las diferentes combinaciones de entrada tenemos: Cuando A = 0 y B = 0 entonces X = 0 + 0 /0 + /0 = 0 + 0 1+1 = 0 1 = 0 A= 0 y B = 1 X = 0 + 1 /0 + /1 = 1 + 0 1+0 = 1 1 = 1 A= 1 y B = 0 X = 1 + 0 /1 + /0 = 1 + 0 0+1 = 1 1 = 1 A= 1 y B = 1 X = 1 + 1 /1 + /1 = 1 + 1 0+0 = 1 0 = 0 Nótese que independientemente de la manera en que se exprese la ecuación el resultado debe de ser el mismo. El Teorema de D´Morgan Este teorema expresa que existe otra forma de escribir una ecuación lógica sin cambiar su resultado. 3. la ecuación solo resulta uno cuando A = 0 y B = 1 o A = 1 y B = 0. Sustituir los símbolos de suma por multiplicación y los de multiplicación por suma.A 0 0 1 1 B 0 1 0 1 X 0 1 1 0 X= ( A + B) (/A + /B) Figura 3. Negar toda la ecuación. de este modo se puede ampliar o reducir el número de compuertas lógicas para implementar un circuito. los pasos para obtener la ecuación equivalente se pueden resumir en los siguientes: 1. al igual que en la figura 3.1 Cambiar las siguientes ecuaciones de suma de productos a productos de suma: A) X SUMA DE PRODUCTOS = (A B) + (/B C) Paso 1: Complementar (/A /B) + (//B /C) => (/A /B) + (B /C) Paso 2: Sustituir + => y => + (/A + /B) ( B + /C) Paso 3: Negar toda la ecuación: .3 Tabla de verdad y ecuación expresada en producto de maxtérminos Sustituyendo valores en la ecuación. Complementar cada variable de los términos en la ecuación (recuerde que //X = X) 2. Ejemplo 3. 0 1 0 0 0 0 1 1 0 0 se puede escribir (al igual Hay que hacer notar que la expresión de la multiplicación lógica 0 0 con el símbolo 0 o simplemente con las variables 0 que en 1el álgebra) continuas. Un circuito lógico combinatorio.(/A + /B) (B + /C) X PRODUCTO DE SUMAS = (/A + /B) (B + /C) B) X SUMA DE PRODUCTOS = A B 1. para lograr esto se utilizan dos métodos de reducción: . /A + /B => 3.2 Cambiar las siguientes ecuaciones de productos de suma a suma de productos: A) X PRODUCTO DE SUMAS = (/A + /B) (B + /C) (//A + //B) (/B + //C) => (A B) + (/B C) => (A B) + (/B C) = (A B) + (/B C) X SUMA DE PRODUCTOS = AB + /BC B) X SUMA DE PRODUCTOS = /A + /B /A + /B => //A + //B => A B = A B X PRODUCTO DE SUMAS = A B Lo anterior se puede comprobar utilizando una tabla de verdad para las ecuaciones en las distintas formas: A B C (A B) + (/B C) /( (/A + /B) (B + /C)) 0 0Tabla0 de verdad de 0equivalencia para una ecuación 0 Tabla 3. es un circuito formado por compuertas lógicas. ejemplo: 1 0 1 1 1 1 1 0 1 A B 1= AB 1 1 1 1 1 3. y diseñado para dar solución a un problema planteado en una función lógica en su forma más reducida.2 expresada en suma de 0 0 1 1 1 productos y producto de sumas.2 Simplificación de Funciones Circuitos Lógicos Combinatorios. /A /B => 2. /A + /B = /A + /B X PRODUCTO DE SUMAS = /A + /B Ejemplo 3. . asimismo ..Potencias iguales X+X=X XX=X 3.Regla del cero y la unidad X+0=X X 0 =0 X+1=1 X 1 =X 2.. Teoremas de Álgebra de Boole Mapas de Karnaugh Postulados y teoremas del Álgebra de Boole.Conmutatividad X+Y=Y+ X XY =YX “cualquier variable mas uno es uno”. para deducir cualquier relación Booleana son: De lo anterior.Involución (doble negación) //X = X 5.Complementación X + /X = 1 X /X = 0 4.. Teoremas: 1. Los postulados de las tres operaciones básicas. se puede decir que “Cualquier variable por cero es cero”.. Distributividad X + (Y Z) = (X +Y ) (X + Z) X (Y + Z) = (X Y ) + (X Z) 8.6.Asociatividad X + (Y + Z) = (X +Y ) + Z X (YZ) = (X Y ) Z 7..3 Reducir las siguientes ecuaciones aplicando los teoremas del Álgebra de Boole A) /abc + a/bc + a/b/c + abc = bc + a/b bc (/a + a) + a/b (c + /c) bc (1) + a/b (1) bc + a/b B) (/a b) ( /a +b) + ab/c + ab = b /a/ab+ /abb + ab/c + ab /ab + /ab + ab/c + ab /ab + ab/c + ab b(/a+a)+ ab/c b (1) + ab/c b + ab/c b (1 + a/c) b (1) b ..De variables múltiples X (X + Y) = X X (/X + Y) = X Y /X (X + Y) = /XY (X + Y) (X + /Y) = X X+ X Y=X X + /X Y = X +Y /X + X Y = /X +Y X Y + X /Y = X Ejemplo 3.. C) /ab/cd + /ab/c/d + /abcd + /a/bcd = /a (b/c + cd) /ab/c ( d+/d ) + /acd ( b + /b) /ab/c ( 1 ) + /acd ( 1 ) /ab/c + /acd /a (b/c + cd) D) a (ab + a/b + abc + ab/c + /a) = a aab + aa/b+ aabc+ aab/c + a/a ab+ a/b+ abc+ ab/c+ 0 a (b + /b) + ab (c + /c) a + ab a (1 + b) a E) /a/bc + /ab/c + /abc + ab/c + abc = b + /ac /a (/bc+b/c+ bc) + ab(/c + c) /a (c (/b+b) + b/c) + ab(1) /a (c (1) + b/c) + ab /a (c + b/c) + ab /a (b+c) + ab /ab + /ac + ab b (/a+a) + /ac b(1)+/ac b + /ac F) /a/b/c/d + /a/b/c/d+ /ab/c/d + /ab/c/d + /abc/d + /abcd = /a (/c/d + bc) /a/b/c/d + /ab/c/d + /abc(/d + d ) /a/c/d (/b+b) + /abc ( 1) /a/c/d (1 ) + /abc /a/c/d + /abc /a (/c/d + bc) G) abcd + abc/d +ab/cd + ab/c+ ab/d = ab abc (d + /d) + ab/cd + ab/c + ab/d abc (1) + ab/cd + ab/c + ab/d ab(c + /c) + ab/cd + ab/d ab(1) + ab/cd + ab/d ab + ab/cd + ab/d ab(1+/cd +/d) ab(1) ab Ejercicio 3.1 Subraye la respuesta que considere correcta Es un teorema del Álgebra de Boole utilizado para reducción de ecuaciones: 1) A · A = 1 A· A = 0 . A · /A = 1 /(A · A) = 0 A· A =A 2) A · A = 1 A· A= 0 A · /A = 0 A· A= 0 A· A=A 3) A · 1 = 1 A· 1 = 0 A · /A = A A· A= 0 A· 1 = A 4) A · 1 = 1 A· 1 = 0 A · /A = A A· 0 = 0 A · 1 = /A 5) A + 1 = 1 A + /1 = 0 A +/A = A /(A +A) = 0 A+ 1 =A 6) A + 0 = 1 A +/1 = 0 A +/A = 1 /(A +A) = 0 A+ 1 =A 7) A + A = A A + /1 = 0 A +/A = A /(A +A) = 0 A+ 1 =A 8) A + 0 = A A+ 1 = 0 A +/A = 0 /(A +A) = 1 A+ 1 =A . mediante un mapa. el método .9) La expresión reducida de A (A + ABC) es: 1 0 A ABC A + AB 10) La expresión reducida de (A + B) ( A + B) es: B A+ B A A B A + AB Método de Karnaugh Es un método gráfico para representar la información contenida en tablas de verdad y se usa para simplificar una expresión de forma sistemática. para cada una de las combinaciones de A y B.consiste en vaciar la tabla de verdad en un mapa de 2n combinaciones. A B X 0 0 1 0 1 0 1 0 1 1 1 0 A B 0 0 1 1 1 1 0 0 Figura 3. para el ejemplo anterior: A B 0 0 1 1 1 1 0 0 A B 0 1 0 1 0 a) b) 1 1 0 Figura 3. B =0 entonces X =1. siendo n el número de variables de entrada. en la siguiente celda A =0 Y B =1 entonces X =0. de la misma forma si A =B =0 entonces X =0 en la celda continua (figura 3. La primer celda del mapa muestra cuando A =0. 4 u 8 unos por ejemplo) hasta agrupar todos los bits uno del mapa.5). representan los posibles cambios de la variables de entrada B y A respectivamente.6 a) Agrupación de unos los mapas b) Deducción de ecuación para la salida X=/B Cambio de variable . la segunda fila del mapa muestra cuando A=1 y B =0 entonces X =1. 2. para deducir la ecuación se deben realizar agrupaciones de unos adyacentes (vertical u horizontalmente) en potencias de dos (1.4 Tabla de verdad y su mapa de Karnaugh Los bits 0 y 1 fuera del mapa en filas y columnas.5 Ejemplo de llenado de un mapa de Karnaugh Una vez llenado el mapa. en la misma fila. por ejemplo: A B A B 0 0 1 X 0 0 1 0 1 0 1 0 1 1 1 0 1 /B Ó B /A A 22 = 4 celdas Figura 3. los valores dentro de las celdas del mapa corresponden a la salida X. vaciando el contenido de la tabla de verdad en el mapa. nótese que para la agrupación. en las posiciones que corresponden: . la entrada A es 0 y luego 1. solo debe existir un cambio de variable a la vez como se muestra en la figura 3. mientras que los de B en fila. para deducir la ecuación de X. Para escribir las combinaciones de las filas y columnas en los mapas de Karnaugh de más de dos variables.Los valores de la entrada A.6). mientras que B permanece en 0 por lo que se elimina la variable A y la ecuación se reduce a X = /B.7 Mapa de Karnaugh para tres variables El llenado del mapa se realiza de la misma forma.7: Cambio de variable de celda a celda A B C 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 BC A 0 1 00 01 BC /B/C /BC /A 11 10 A O BC B/C A Figura 3. aplicando los teoremas del Álgebra de Boole: X= /A/B + A/B => /B ( /A + A) => /B ( 1) X= /B Mapa de Karnaugh para más de dos variables. Lo mismo se hubiera obtenido. se toma la posición en donde se ubica la agrupación y se elimina la variable que cambie (figura 3. se representan en columna. quedando únicamente /C: BC A /B/C /BC /A 1 0 A a) 1 0 BC B/C 0 0 1 1 BC A /B/C /BC /A 1 0 b) A 1 0 BC B/C 0 0 1 1 X = /C Figura 3. las variables A y B se eliminan por sus cambios vertical y horizontal respectivamente (figura 3. siempre que esto sea para reducir más la ecuación de salida. la agrupación de unos correspondería a la primera y última columna (figura 3.A B C X 0 0 1 0 0 0 1 0 0 1 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 0 BC A /B/C /BC /A 1 0 A 1 0 BC B/C 0 0 1 1 Figura 3.10a). no importa que se repita la agrupación de un mismo uno en varios conjuntos. y consiste en que los extremos del mapa tienen adyacencia. por ejemplo: .) b) Figura 3. y lo mismo sucede con las columnas: BC /B/C /BC BC /A A BC /B/C /BC BC /A A B/C A B/C A a. la primera fila es adyacente a la última. mayor será la reducción.8 Llenado de Mapa Existe otra característica de los mapas de Karnaugh (además del cambio de variables).9 Adyacencia en un mapa de Karnaugh De tal manera que para el ejemplo anterior.10 Ejemplo de agrupaciones de unos en un mapa de Karnaugh Hay que hacer notar que entre mayor cantidad de unos se agrupen.10 b). ……………………………. en resumen: Agrupación de 1´s 1 2 Número de variables que se eliminan …………………………….B C D X 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0 AB 0 0 1 1 1 /A/B 0 /A B A 0 1 0 0 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 CD /C/D /CD CD C/D A B A /B 0 1 1 0 0 1 1 1 0 1 1 1 0 1 1 0 Queda BC Queda D X= D + BC Figura 3. se elimina una variable. se eliminan dos variables y así sucesivamente. 0 1 . Si se agrupa un par de unos. Mapa de Karnaugh y ecuación resultante.11 Tabla de verdad. si se agrupan cuatro unos. 4 Obtenga la ecuación más reducida de los siguientes mapas de Karnaugh. 2 3 4 Ejemplo 3. de la siguiente tabla de verdad: A 0 0 0 B 0 0 0 C 0 0 1 D 0 1 0 X 1 1 1 .2 Obtenga la ecuación en suma de productos y producto de sumas. CD AB /C/D /CD CD C/D /A/B /A B A B 1 0 0 0 0 1 1 1 0 1 1 1 1 0 0 0 A /B a) X= /B/C/D + BD + BC = /B/C/D + B (C+D) CD AB /C/D /CD CD C/D /A/B /A B A B 1 0 0 1 0 1 1 0 0 1 1 0 1 A /B 0 0 1 CD /C/D /CD CD C/D AB /A/B /A B A B 1 0 0 0 0 1 1 1 0 1 1 1 1 0 0 0 A /B b) X= (/B+C+D) (B+/D) (B+/C ) CD /C/D /CD CD C/D AB /A/B /A B A B 1 0 0 1 0 1 1 0 0 1 1 0 1 0 0 1 A /B X= (/B+D) (B+/D) c) d) Figura 3. en forma de suma de productos y producto de sumas.4 8 16 ……………………………. …………………………….12 Ejemplos resueltos de mapas de Karnaugh X= /B/D + BD Ejercicio 3. utilizando mapas de Karnaugh. ……………………………. A /A /AB equivalentes de la expresión Figura 3. se inicia B combinación de compuertas de cada expresión. b.0 0 1 1 0 0 1 0 0 0 0 1 0 1 1 0 1 1 0 0 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 1 1 1 0 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 1 0 3.3 Implementación de Circuitos Lógicos Combinacionales. Hasta este momento hemos visto tanto la simbología de las compuertas lógicas.15 Circuitos lógico A A/B X = /AB+A/B B B /AB X = /AB+ A/B A/B a. Figura A 3. finalmente continuaremos con la implementación de los circuitos lógicos a partir de las ecuaciones. el inversor se suprime con un ovalo a la entrada que indica la /B continuamos con A/B. por ejemplo: /AB a. Circuitos lógicos equivalentes de la expresión / AB A/B Nótese B que en la figura b.14 a y b. . como la deducción y reducción de ecuaciones o funciones lógicas. por ejemplo: A B X X = /AB + A/B 0 0 0 0 1 1 1 0 1 1 1 0 Figura 3. inversión o negación.13 Tabla /A de verdad y ecuación lógica A //AB A /AB con la Para el diseño del diagrama del circuito lógicoB de una ecuación. /B A/B b. 17 a. /( (/A (B +C) ) ( (DE) (B +C) )) B C D E Figura 3. Figura 3. por lo tanto podemos utilizarAel mismo nodo. b.Y finalmente la suma de las dos expresiones anteriores: Figura 3.16 a y b Circuitos lógicos equivalentes de la expresión /AB + A/B Ejemplo 3. b y c Circuitos lógicos para la ecuación /( ( ( B +C ) ( D +E) ) + /A ) B) X = /( (/A (B +C) ) ( (DE) (B +C) )) 1. La expresión B+C es común para las dos compuertas XOR. X= /( ( ( B +C ) ( D +E) ) + /A ) A B C D E c.5 Dibujar el diagrama del circuito lógico de las siguientes ecuaciones: A) X= /( ( ( B+C ) ( D+E) ) + /A ) Iniciando con los términos entre paréntesis (del centro a los extremos) de la ecuación: B C B+C D E D+E B C ( B+C ) ( D+E) D E a.18 Circuitos lógicos para la ecuación /( (/A (B +C) ) ( (DE) (B +C) )) . B A C D B E C (/A (B ((DE) +C)) (B +C) ) 2. .3. Ejercicio 3.3 Dibujar el diagrama del circuito lógico de la ecuación: X = ((/((AB) (CD))) + /D) + A . A /A = 0 3. B Ejercicio 3. A 10. A 1= A 4.1 1.Hoja de Respuestas Unidad III Ejercicio 3. A+ 1 = 1 6. A 0 = 0 5. A + /A = 1 7. X A B C D .2 X SUMA DE PRODUCTOS= /B/D + AC/D + A/BC+/A/CD XPRODUCTO DE SUMAS= (/B+C+D) ( /A+C+/D) (A+/C+/D ) (A+/B+/C) o XPRODUCTO DE SUMAS= ( /B+C+D) ( /A+C+/D) (A+/C+/D ) (/B+/C+/D) Ejercicio 3. A+ A= A 8. A+ 0 =A 9. A A = 0 2. Circuitos Integrados 51 . circula suficiente corriente de base IB para mantener saturado a este transistor. se tienen dos grandes familias: TTL y CMOS.4. y circula corriente de base para saturar al transistor de salida. Cuando se conecta a masa el terminal de entrada (esto es. Su tensión de colector es VCE(SAT) por encima del nivel de masa.1 Familias Lógicas Una familia lógica. Si se sustituye el transistor Ql por diodos (que representan las junturas base-emisor y colector-base) se tiene un circuito con lógica diodo-transistor (lógica DTL). puede suministrarse suficiente corriente de base a Q2 para llevarlo al estado de saturación. V CE (SAT) es igual a 0. En la figura 4. Si se aplica una tensión positiva al terminal de entrada. las señales de entrada se aplican directamente a las terminales de transistores como se muestra en la figura 4. Normalmente. Ql continúa en estado de saturación (IB tiene todavía suficiente valor) y la tensión de colector de Ql va hacia Vi + V CE (SAT). Cuando ocurra esto. 4.2V. este voltaje no es suficiente para llevar a Q2 al estado de conducción.1 Circuito con lógica TTL El transistor de salida Q2 está controlado por la tensión en el terminal de colector del transistor Ql. Según sea el nivel real de la tensión de entrada. 52 . la juntura colector-base permanece polarizada en sentido directo. es un grupo de dispositivos digitales que comparten una tecnología común de fabricación y son compatibles entre sí. cuando la tensión de entrada tiene nivel bajo. Por lo tanto.2 Características de las Familias Lógicas En la familia TTL (lógica transistor-transistor TTL). el emisor de Q1).1.2 puede observarse que la tensión de entrada podría fácilmente hacerse suficientemente elevada para polarizar inversamente la juntura base-emisor. Q2 no conduce y el nivel de salida es alto. Figura 4. el nivel de salida es alto y si el voltaje a la entrada es alto.75V y los 5. Si dejamos una entrada sin conectar actuará exactamente como un 1 lógico aplicado a esa entrada. La familia lógica transistor-transistor ha sido una de las familias de CI más utilizada . se resumirá en sólo las siguientes: Su tensión de alimentación característica está comprendida entre los 4.4 V y Vcc para el estado alto. Esta descripción del funcionamiento de la lógica TTL nos ayudará a entender las de configuraciones de salida que posee esta familia.Figura 4.2 equivalen a una compuerta inversora. S. el nivel de salida es bajo.1 como la 4. como componente principal se tiene el transistor bipolar. SL. condiciona los parámetros que se describen en sus hojas de características según el fabricante (aunque es estándar). etc. 5 La tecnología utilizada en la familia TTL (Transistor. Transistor Logic). si el voltaje a la entrada es bajo. Tanto la figura 4.com/electronica-digital_9. los niveles lógicos vienen definidos por el rango de tensión comprendida entre 0. La velocidad de transmisión entre los estados lógicos es su mejor característica. 5 Fuente http://html. aunque se tiene un mayor consumo de corriente.html 53 .2V y 0.8V para el estado bajo y 2.2 Se sustituye Q1 por dos diodos que equivalen a las junturas del transistor. Cuando dos o más entradas de una compuerta TTL se interconectan para formar una entrada común. y últimamente (en algunos casos) puede alcanzar poco mas de los 250MHz.25V. como se observa es un rango muy estrecho por lo tanto. motivo por el cual han aparecido diferentes versiones de TTL como FAST.rincondelvago. ésta tendrá un factor de carga de entrada que es la suma de los factores de carga de cada entrada (Fan-in). con lo que el retardo promedio es de tpd (prom) = 9 ns. TTL Schottky avanzada Serie 74ALS. Dentro de la familia TTL. contadores. Esto se debe al uso de diodos de protección en paralelo en cada entrada de los CI TTL. Los CI de la serie 74 estándar ofrecen una combinación de velocidad y disipación de potencia adecuada a muchas aplicaciones. Dentro de ellas. 74LS.5V. TTL Schottky de bajo consumo de potencia Serie 74AS (AS-TTL). Existe también un máximo para el voltaje negativo que se puede aplicar a una entrada TTL. Estas series utilizan una fuente de alimentación (Vcc) con voltaje nominal de 5V. La familia 74 cuenta con varias series de dispositivos lógicos TTL: 74. TTL avanzada Schottky de bajo consumo de potencia 54 . 74S. flip-flops y multivibradores monoestables así como registros de corrimiento.5V. funcionan de manera adecuada en temperaturas ambientales que van de 0° a 70°C.1.etc. Niveles de voltaje de la familia 74 Los voltajes aplicados a cualquier entrada de un CI no deben exceder los 5. TTL Schottky Serie 74LS (LS-TTL). TTL de bajo consumo de potencia Serie 74H. TTL de alta velocidad Serie 74S. decodificadores. que es de -0. existen otras series que ofrecen alternativas de velocidad y potencia. están: Serie 74L. Los niveles de voltaje de salida de la familia 74 estándar son: Tabla 4. memorias y circuitos aritméticos. La velocidad de la compuerta es inversamente proporcional al retardo de propagación. Los CI de esta serie incluyen una amplia variedad de compuertas. La compuerta NAND TTL estándar tiene retardos de propagación característicos de tpLH = 11 ns y tpHL = 7 ns. los valores de los resistores se bajan para reducir el retardo de propagación.7 4 Disipación de potencia (mW) 10 1 23 20 2 8 1 Producto velocidad-potencia (pJ) 90 33 138 60 19 13.8 0. Es casi igual a la compuerta TTL estándar en el retardo de propagación. La versión TTL Schottky de baja potencia sacrifica un poco de velocidad para reducir la disipación de potencia.4 0.8 0. Tiene el mejor producto de velocidadpotencia y. La TTL Schottky es una última mejora en la tecnología que elimina el tiempo de almacenamiento de los transistores al evitar que vayan a saturación.8 0.0 2. como consecuencia.7 2.74 74L 74H 74S 74LS 74AS 74ALS Retardo de propagación (ns) 9 33 6 3 9.7 0. Todas las versiones TTL están disponibles en paquetes 6SSI y en formas más complejas como funciones MSI y LSI. ha llegado a ser la versión de más uso en los nuevos diseños.2.5 0. 4.8 0.4 0.5 0.5 VOL(voltaje de salida en nivel bajo) 0.5 2.0 2.4 2.4 VIH (voltaje de entrada en nivel alto) 2.0 2.8 Parámetros de funcionamiento Parámetros de Voltaje Tabla 4.0 2. MSI y LSI se refieren a escalas de integración que se explican más adelante (Pág. pero se aumenta la disipación de potencia.0 2.3 Tipos de circuitos de salida 6 Los términos SSI.4 2.4 0.0 2.6 4.8 0.0 VIL(voltaje de entrada en nivel bajo) 0.5 1.4 2.7 2.5 0. pero se aumenta el retardo de propagación.8 Máxima frecuencia de reloj (MHz) 35 3 50 125 45 200 70 Factor de carga de la salida 10 20 10 20 20 40 20 VOH (voltaje de salida en nivel alto) 2. Esta versión aumenta la velocidad de operación sin un aumento excesivo en la disipación de potencia. 59 ) 55 . pero sólo tiene una quinta parte en la disipación de potencia. Características representativas de las series TTL En la compuerta TTL de bajo consumo de potencia los valores de los resistores son más altos que en la compuerta estándar para reducir la disipación de potencia. Con la compuerta TTL de alta velocidad. 4: 56 . Las compuertas con este tipo de salida.3: Figura 4. La configuracion "COLECTOR ABIERTO" tiene solo un transistor en la etapa de salida como se ilustra en la figura 4. Observe que el circuito en su etapa de salida se encuentra abierto. se utilizan principalmente cuando se requiere una mayor corriente para accionar la carga o aislar etapas por protección. La configuracion "TOTEM POLE" tiene 2 transistores en la etapa de salida como se ilustra en la figura 4.3 Circuito inversor en configuración de salida colector abierto. Salida de tres estados (o triestado). es decir le falta la resistencia de colector del transistor Q3 para cerrar el circuito. El valor de la resistencia externa dependerá de la cantidad de corriente que se necesite para accionar la carga cuando el transistor de salida esté conectado [saturado] y la corriente fluya desde la alimentación a través de la resistencia de carga hasta la carga en la salida. Los valores típicos de resistencia se encuentran entre 1k y 10k. Salida de colector abierto. las compuertas TTL en todas las versiones están disponibles en tres tipos de configuraciones de salida. En cualquier caso. Salida en poste totem (totem pole). que fija la tensión de salida a la de alimentación. permitiendo al dispositivo funcionar de forma adecuada. Salida de colector abierto. Salida de poste tótem o tótem pole.Las diferencias en las versiones TTL no están en las funciones digitales que realizan. por lo que se tiene que agregar una resistencia externa (resistencia de pull-up) conectada a la terminal de alimentación positiva. sino en los valores de los resistores y el tipo de transistores que usa su compuerta básica. es el siguiente: Si Vi se aproxima a V CC. los transistores Q4 (activo para estado alto de una compuerta) y Q3 (activo para el estado bajo de la otra compuerta). Salida de tres estados Una compuerta de tres estados exhibe tres estados de salida: alto (H). este último componente se sobrecalentará cor exceso de corriente hasta quemarse. El funcionamiento. El diodo tiene como misión impedir que Q4 se sature mientras lo hace Q3. Entonces Q4 se saturará presentando la salida un nivel alto (V CC menos las caídas internas en R =130. un ´1´ lógico. por estar su base controlada por el emisor de Q2. por ejemplo. este último estado proporciona un circuito abierto o un estado de alta impedancia que permite una conexión alambrada directa de muchas salidas a una línea común. cortándose Q2 y también Q3. bajo (L) y alta impedancia (Hi-Z). Q1 funciona como un diodo ya que su juntura Base .Colector conduce corriente.2 V). para ambos estados lógicos.Figura 4. por lo Q2 se satura y Q3 también lo hace.Z Hi. el funcionamiento de una compuerta inversora con salida de tres estados se muestra en la siguiente tabla de verdad: Entradas E A H L H H L L L H Salida H L Hi. Los dispositivos con salidas de tres estados tienen una entrada habilitadora llamada comúnmente OE o E.4 Circuito inversor en configuración de salida totem pole.Z A Salida E Figura 4. Si dos salidas de dos compuertas Tótem Pole se conectan entre sí. es decir. 57 . En estas condiciones la salida presentará un nivel lógico bajo (Vo = V CE (SAT) Q3 = 0. Q1 funciona como transistor saturado (hay corriente de colector hacia emisor). VCE (SAT) Q4 y el diodo). Si Vi =0.5 Tabla de verdad y símbolo de una compuerta inversora con salida de tres estados. ) = 0 V VOH (mín. Esto hace posible reemplazar algunos circuitos TTL por un diseño equivalente CMOS. Los transistores de la tecnología MOS son transistores de campo denominados MOSFET.) = VDD VIL (máx. estos valores van de 3 a 15 V para los 4000 y los 74C.) = 70% VDD Los CMOS pueden ser utilizados en medios con mucho más ruido de lo tolerable para los TTL´s. 58 . Existen varias series en la familia CMOS de circuitos integrados digitales. La serie 74HCT es también de alta velocidad. De 2 a 6 V para los 74HC y 74HCT. y también es compatible en lo que respecta a los voltajes con los dispositivos TTL. Tenemos entonces los siguientes parámetros de voltaje: VOL (máx.) = 30%VDD VIH (mín. estas fueron las primeras series CMOS. La mayoría de los CI digitales MOS se construyen exclusivamente con MOSFET. A continuación se describen algunas de las características principales de la familia CMOS. La serie 74C tiene como característica principal su compatibilidad terminal por terminal y función por función con los dispositivos TTL. lo anterior se debe a que el margen de ruido es un porcentaje del voltaje de alimentación y los CMOS tienen un rango mayor para este voltaje. La serie 4000 que fue introducida por RCA y la serie 14000 por Motorola.Familia CMOS (Metal oxido semiconductor complementario) La tecnología MOS (Metal Oxido Semiconductor) deriva su nombre de la estructura básica MOS de un electrodo metálico montado en un aislador de óxido sobre un substrato semiconductor. Los voltajes de alimentación en la familia CMOS tiene un rango muy amplio. Los requerimientos de voltaje en la entrada para los dos estados lógicos se expresa como un porcentaje del voltaje de alimentación. La serie 74HC son los CMOS de alta velocidad. tienen un aumento de 10 veces la velocidad de conmutación. La lógica MOS es la familia lógica más simple de fabricar ya que utiliza un solo elemento básico. Una compuerta CMOS tiene la misma potencia de disipación en promedio con un 74LS en frecuencia alrededor de 2 a 3 Mhz. la velocidad de operación de los CI TTL los hace dominar las categorías SSI o MSI (compuertas. (LSI . La mayoría de los nuevos dispositivos CMOS están protegidos contra daño por carga estática mediante la inclusión en sus entradas de un diodo Zener de protección. Además. requieren de mucho menos potencia. Como podemos ver mientras VDD sea mayor podemos operar en frecuencias más elevadas. 59 . Por otro lado. FF y contadores). por lo que no requiere de otros elementos como diodos o resistencias (como el CI TTL). debido a su alta densidad de integración. Sin embargo tenemos que la disipación de potencia será baja mientras estemos trabajando con corriente directa. el factor de carga de CMOS depende del máximo retardo permisible en la propagación. un mayor intervalo de suministro de voltaje. el transistor N-MOS (o bien el P-MOS). Diferencias entre TTL´S y CMOS En comparación con las familias lógicas TTL. microprocesadores. las familias lógicas MOS son más lentas en cuanto a velocidad de operación. Comúnmente este factor de carga es de 50 para bajas frecuencias. CI de calculadora. así como VLSI). esto es porque los CMOS son. Los valores de velocidad de conmutación dependen del voltaje de alimentación que se emplee. Ya que los CMOS tienen una resistencia de entrada extremadamente grande (1012) que casi no consume corriente. Estos diodos están diseñados para conducir y limitar la magnitud del voltaje de entrada a niveles muy inferiores a los necesarios para hacer daño. tienen un mejor manejo del ruido.memorias grandes. por ejemplo en una 4000 el tiempo de propagación es de 50 ns para VDD = 5 V y 25ns para VDD = 10 V.5 nW cuando VDD = 5 V y cuando VDD = 10 V la potencia consumida aumenta a sólo 10 nW. todas tienen que estar conectadas a un nivel fijo de voltaje. al igual que los MOS muy susceptibles a cargas electrostáticas y ruido que podrían dañar los dispositivos. un factor de carga más elevado y requieren de mucho menos espacio (área en el CI) debido a lo compacto de los transistores MOSFET. Pero debido a su capacitancia de entrada se limita el número de entradas CMOS que se pueden manejar con una sola salida CMOS. La potencia crece en proporción con la frecuencia. para altas frecuencias el factor de carga disminuye. Las entradas CMOS nunca deben dejarse desconectadas. los CI MOS están superando a los CI bipolares en el área de integración a gran escala. Así pues. En lo que a la disipación de potencia concierne tenemos un consumo de potencia de sólo 2. hasta llegar a la actualidad.electronicafacil. Estos integrados realizan una función completa. y comprende a todos aquellos integrados compuestos por menos de 12 compuertas. MSI (Médium Scale Integration): Esta escala comprende todos aquellos integrados cuyo número de compuertas oscila ente 12 y 100. Estos integrados son los que se usaban en los primeros ordenadores aparecidos hacia 1970. rápidamente se pasó a los de 8 bits (1974) y se integraban hasta 8. que realizan una función concreta.. Los primeros funcionaban con 4 bits (1971) e integraban unos 2. multiplXORes. MSI. LSI (Large Scale Integration): A esta escala pertenecen todos aquellos integrados que contienen más de 100 hasta mil compuertas lógicas (lo cual conlleva unos 1000 componentes integrados individualmente). donde es posible encontrar en una superficie de algo más de 1 cm cuadrado cientos de miles de compuertas lógicas. Posteriormente aparecieron los microprocesadores de circuitos integrados VLSI. como es el caso de las operaciones esenciales de una calculadora o el almacenamiento de una gran cantidad de bits. La aparición de los circuitos integrados a gran escala. Las escalas que aquí vamos a tratar son las siguientes: 7 SSI (Short Scale Integration): Es la escala de integración mas pequeña de todas. dió paso a la construcción del microprocesador. Dependiendo del número de elementos compuertas que se encuentren integrados en el chip se dice que ese circuito está dentro de una determinada escala de integración. A partir de entonces se han ido mejorando las técnicas de fabricación de forma espectacular.000 transistores. Es común en sumadores.300 transistores.etc. Fuente http://www. LSI Y VLSI La rapidez del desarrollo tecnológico ha dado lugar a que se puedan integrar simultáneamente en un mismo dispositivo un número determinado de compuertas entre sí. los cuales aparecen para consolidar la industria de los integrados y para desplazar definitivamente la tecnología de los componentes aislados y dan inicio a la era de la miniaturización de los equipos apareciendo y haciendo cada vez más común la manufactura y el uso de los equipos portátiles. VLSI: (Very Large Scale Integration) de 1000 a 10000 compuertas por circuito integrado.net/tutoriales/ 60 .7 Escalas de integración de los circuitos lógicos SSI. así a principio de los años sesenta llegó la aparición del circuito integrado. la transmisión del dato sería de derecha a izquierda. Permite que un circuito de salida más débil excite una carga pesada. El circuito de la figura 4.7 Buffer bidireccional de tres estados.4. y el dato en la entrada “X” pasaría al punto “Y” (con su respectivo 61 . la transmisión del dato sería de izquierda a derecha. Entrada /Salida (Y) Entrada /Salida (X) Habilitador (E) Figura 4. mientras que el buffer que transmite de izquierda a derecha se encuentra en alta impedancia por lo que en ese momento se puede considerar como inexistente. 4. Es un circuito lógico diseñado para tener una corriente de salida o capacidad de voltaje mayor que un circuito lógico común. sin que se interfieran.7 tiene como propósito que los datos se puedan transmitir de forma bidireccional.6 Símbolo de un buffer. Cuando el habilitador se encuentra en nivel alto.4 Dispositivos Especiales Buffer. Entrada Salida Figura. EL funcionamiento del circuito se describe a continuación: cuando el habilitador se encuentra en nivel bajo. de tres estados. inversores. es decir que una misma línea pueda ser en un momento entrada y en otro salida. etc. y el dato en la entrada “Y” pasaría al punto “X” (con su respectivo aumento de corriente). pueden ser bidireccionales. Existen diferentes variaciones de los buffer. aumento de corriente). 62 . y ahora el otro buffer es el que se encuentra deshabilitado y por lo tanto en alta impedancia. El _______ mide la capacidad de una salida de manejar una o más entradas. El _______ mide el efecto de carga que presenta una entrada a una salida. resistencias. Confiabilidad Consumo de potencia Velocidad Retardo de propagación Inmunidad al ruido 6. Para el funcionamiento de una compuerta de colector abierto. Fan in Fan out Corriente de fuga Potencia de salida Disipación de corriente 4. etc. ____________ se refiere a la capacidad de contener internamente millones de transistores. Fan in Fan out Corriente de fuga Potencia de salida Disipación de corriente 5. Es un grupo de dispositivos digitales que comparten una tecnología en común de fabricación y son compatibles entre sí. Una resistencia a voltaje. Fan in Fan out Corriente de fuga Potencia de salida Escala de integración . en la salida se debe conectar: Una resistencia a tierra.Ejercicio 4.1 Subraye la opción que considere correcta 1. Un led +V -V 3. ______________ mide la cantidad de potencia que consume un circuito digital en operación. Familias lógicas Dispositivos programables Dispositivos lógicos CMOS Circuitos estándar 2. CMOS TTLs Buffers Compuertas de tres estados Pull up 9.I. con el fin de lograr que este punto quede libre o flotando. MOS es una abreviación de metal oxido _________________ . Silicio Semiconductor Schottky Selenio Sodio 8. de colector abierto Ninguno de los anteriores 12. de colector abierto Decodificadores . Los ____________ se utilizan en aplicaciones donde una determinada línea de salida debe manejar al mismo tiempo un gran número de líneas de entrada. bajo. Buffers CMOs TTLs C. Alta impedancia Baja impedancia Invalido No importa Indefinido 11. C H HC HCT HS 10.7. Son dispositivos susceptibles al daño por descarga electrostática. 74___ xx son CMOs equivalentes a TTLs. Los __________ se utilizan cuando es deseable aislar el terminal de salida del resto de la circuitería interna. ______. Buffers CMOs Compuertas de tres estados C. Los dispositivos lógicos de tres estados tienen tres niveles de salida llamados: alto.I. 7.1 1. 9. 12. Familias Lógicas Una resistencia a voltaje Fan-in Fan-out Consumo de potencia Escala de integración Semiconductor CMOS C Alta Impedancia Compuertas de tres estados Buffers Unidad IV . 10. 4.Hoja de Respuestas Ejercicio 4. 8. 11. 3. 5. 2. 6. Sistemas Lógicos Combinatorios . Cin A Cin B S (Suma) Sumador Completo EntradasSalidasABCinSC000000 011001010011011001010101110 0111111 A + B CS C (Acarreo) Figura 5.1 Sistemas Lógicos Combinatorios A partir de los circuitos lógicos. A B S (Suma) Medio Sumador A + B CS C (Acarreo) EntradasSalidasABSC 0000011010101101 Figura 5. operación y su tabla de verdad Por cada salida de la tabla de verdad se debe deducir su ecuación. operación y su tabla de verdad . un sumador completo de un BIT posee tres entradas A. se crean infinidad de aplicaciones.5. y Cin así como dos salidas la suma y el acarreo. Es un circuito que suma cantidades binarias y permite la conexión en cascada. Es un circuito que suma cantidades binarias pero que no permite la conexión en cascada por ejemplo.3 Símbolo de un sumador completo.1 Símbolo de un medio sumador. un medio sumador de un BIT posee dos entradas A y B. Medio Sumador. por ejemplo arreglos lógicos que permiten crear circuitos aritméticos binarios. B. Sumador Completo. así se tiene: S= /AB + A/B = A B C= AB A B S=A B A B C = AB Figura 5.2 Circuitos lógicos que realizan la operación de un medio sumador. y dos salidas: la suma y el acarreo únicamente. Conforme se aumenta el número de bits a sumar.I. . es un sumador completo de 4 bits: Cin A4 A3 A2 A1 + B 4 B3 B2 B1 Cout S4 S3 S2 S1 Figura 5. para finalmente dibujar el circuito combinacional de un sumador completo. 7483.4 Circuito combinacional que realiza la operación de un sumador completo. 7483 que a continuación se muestra.I. se hace más complejo el circuito combinacional que lleva a cabo la operación.5 Diagrama y operación del C.Utilizamos los mapas de Karnaugh para deducir las ecuaciones a partir de la tabla de verdad. Cin AB /A/B /AB AB A/B /Cin Cin 0 1 0 1 1 0 1 0 AB Cin /A/B /AB AB A/B /Cin 0 0 1 0 Cin S = /A/B Cin+ /AB /Cin + AB Cin+ A/B /Cin 0 1 1 1 C = AB + A Cin + B Cin S = Cin ( /A/B + AB) + /Cin ( /AB + A/B) C = AB + Cin (A + B) S = Cin ( A B ) + /Cin (A B) A B Cin S C Figura 5. el C. por lo que existen circuitos integrados que realizan esta función. Hasta este punto, no se ha apreciado porque la entrada Cin permite la conexión en cascada, analicemos el siguiente ejemplo: Cin = 0 A4 A3 A2 A1 + B4 B3 B2 B1 Cout S4 S3 S2 S1 1 0 1 12 + 1 0 0 02 1 0 0 1 12 Si quisiéramos en vez de cuatro bits, sumar cinco, la operación quedaría de la siguiente forma: 1 1 1 0 1 12 + 0 1 0 0 02 S2’ S1’ Cout S4 S3 S2 S1 1 0 0 0 1 12 Dado que el Cout de la primera etapa, se tiene que sumar con los bits A1 y B1 de la etapa siguiente (otro sumador conectado en serie o cascada), se conectará a la entrada Cin, del segundo sumador: Cin’=Cout Cin = 0 A4’ A3’ A2’A1’ A4 A3 A2 A1 + B4’ B3’ B2’B1’ B4 B3 B2 B1 Cout’S4’ S3’ S2’ S1’ S4 S3 S2 S1 Figura 5.6 Operación y conexión del C.I. en cascada para la suma para más de 4 bits. Restador. Se puede diseñar un circuito restador binario utilizando el método complemento a dos que se analizó con anterioridad, de tal forma que solo requerimos compuertas lógicas y un circuito sumador como el C.I. 7483. S a l i d a s 1er. bloque 2do. bloque Figura 5.7 Circuito restador En el primer bloque se efectúa el primer complemento a dos, invirtiendo las entradas B y sumando uno mediante la entrada Cin; el segundo bloque se invierte las salidas del primer sumador y le suma uno en caso de que se active el bit de signo, finalmente el resultado se compone de las salidas del segundo bloque conjuntamente con el bit de signo. Cin = 1 A4 A3 A2 A1 + /B4 /B3 /B2 /B1 Cout S4 S3 S2 S1 Bit de signo Cin = Bit de signo A4 A3 A2 A1 + 0 0 0 02 S4 S3 S2 S1 Comparador Digital. Es un circuito que compara si dos cantidades binarias son iguales o si una es mayor; por ejemplo, para saber si dos cantidades son diferentes, se puede utilizar un circuito como el siguiente: A3 A2 A1 A0 B3 B2 B1 B0 X Figura 5.8 Circuito lógico de un comparador digital. Si A= 1011, B=1010 y X es igual a uno, entonces las cantidades A y B son diferentes. 5.2 Codificadores y Decodificadores. Codificador de Decimal a Binario. Es un circuito que tiene varias líneas de entrada, solo una de las cuales se activa en un momento dado y produce un código de salida de n bits, según la entrada que se active. /A0 /A1 /A2 /A3 /A4 /A5 /A6 /A7 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 1 1 1 1 1 1 1 1 0 O2 O1 O0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Figura 5.9 Tabla de verdad de un codificador de ocho (entradas) a tres líneas (salidas) con entradas activas en nivel bajo. /A7 /A6 /A5 /A4 /A3 /A2 /A1 O3= /A1 + /A3 + /A5 + /A7 O2= /A2 + /A3 + /A6 + /A7 O1= /A4 + /A5 + /A6 + /A7 Figura 5.10 Circuito lógico de un codificador con entradas activas en nivel bajo. Como se puede apreciar en la figura 5.10 las compuertas sumadoras conjuntan todas las entradas en la que la salida respectiva debe ser igual a uno; la combinación para /A 0 donde O0 = O1= O2 = 0 se da sin necesidad de activar ninguna salida, por lo que no se considera /A0 en el circuito. A continuación se muestra el diagrama general de un codificador: A0 A1 A2 Entradas Codificador O0 O1 O2 Código de salida Am-1 On-1 Figura 5.11 Diagrama general de un codificador de m líneas de entrada y n líneas de salida. 7 Código de entrada A0 A1 A2 Decodificador O0 O1 O2 Salida An-1 O Figura 5. La salida O0 se activa con la combinación de entrada A=B=C=0.14 Diagrama general de un decodificador de n líneas de m-1 entrada y m líneas de salida.13): A B C O0 O1 O2 O3 O4 O5 O6 Figura 5. de tal forma que cada línea de salida será activada por una de las combinaciones posibles de entrada.13 Circuito lógico de un decodificador de tres aOocho líneas.Decodificador de Binario a Decimal.C=1 y así sucesivamente (figura 5. Es un circuito lógico combinacional que acepta un código binario de n bits y activa una de m líneas de salida. A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 O0 1 0 0 0 0 0 0 0 O1 0 1 0 0 0 0 0 0 O2 O3 O4 O5 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 O6 O7 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 Figura 5.12 Tabla de verdad de un decodificador de tres (entradas) a ocho líneas(salidas). . la salida O 1 se activa con la combinación de entrada A=B=0 . Se tienen varios ejemplos de codificadores y decodificadores disponibles en circuitos integrados, por ejemplo: 74147, 74148(ambos Decimal a BCD) y 7442 ,7445 (ambos BCD a Decimal), codificadores y decodificadores respectivamente. De igual manera como vimos anteriormente se pueden diseñar a partir de circuitos combinacionales. Ejemplo 5.1 Diseño de un circuito decodificador Binario a siete segmentos, en el que se visualicen en un display de cátodo común los dígitos hexadecimales. En la tabla de verdad de la figura 5.16 se muestran las combinaciones necesarias para tener todos los dígitos del sistema Hexadecimal, desde 0000 (0H) hasta 1111 (FH). Como salidas tendremos los siete segmentos que conforman el display (desde la “a” hasta la “g”), y la salida correspondiente se llenará con uno dependiendo del número que se quiere visualizar; por ejemplo, para el número 0000B el display mostrará el 0H activando todos los segmentos a excepción del g, para el número 0001B el display mostrará el 1H activando los segmentos “b” y “c” únicamente, y así sucesivamente hasta llegar al 1111B donde el display mostrará la FH activando los segmentos “a”, “e”, “f”y “g”. A 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 B 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 C 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 D 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 a 1 0 1 1 0 1 1 1 1 1 1 0 1 0 1 1 b 1 1 1 1 1 0 0 1 1 1 1 0 0 1 1 0 c 1 1 0 1 1 1 1 1 1 1 1 1 0 1 0 0 d 1 0 1 1 0 1 1 0 1 0 0 1 1 1 1 0 e 1 0 1 0 0 0 1 0 1 0 1 1 1 1 1 1 f 1 0 0 0 1 1 1 0 1 1 1 1 1 0 1 1 g 0 0 1 1 1 1 1 0 1 1 1 1 0 1 1 1 a f g e b c d Figura 5.15 distribución en un display de siete segmentos Figura 5.16 Tabla de verdad para un decodificador binario a hexadecimal. Una vez llenada la tabla, se procederá a deducir la ecuación por cada segmento, por ejemplo utilizando mapas de Karnaugh: /C/D /CD CD C/D /A/B 1 1 1 0 A/B 1 1 1 1 AB 0 1 0 0 /AB 1 1 1 1 a= /AB+A/B+/CD+/B/C+/BD Figura 5.17 Tabla de verdad para el segmento “a” /C/D /CD CD C /D /A/B 1 1 1 1 A/B 1 0 1 0 AB 0 1 0 1 /AB 1 1 0 1 b= /A/B+/B/C/D+/BCD+ /A/D+B/CD+BC/D Figura 5.18 Tabla de verdad para el segmento “b” /C/D /CD CD C/D /A/B 1 1 1 0 A/B 1 1 1 1 AB 0 1 0 1 /AB 1 1 1 1 c= /CD+/AB+AC/D+ /B/C+ /BD Figura 5.19 Tabla de verdad para el segmento “c” /C/D /CD CD C/D /A/B 1 0 1 1 A/B 0 1 0 1 AB 1 1 0 1 /AB 1 0 1 0 d= /A/C/D+AB/C +A/CD+/ACD+BC/D+AC/D Figura 5.20 Tabla de verdad para el segmento “d” /C/D /CD CD C/D /A/B 1 0 0 1 A/B 0 0 0 1 AB 1 1 1 1 /AB 1 0 1 1 e = /A/D + BC + C/D +AB Figura 5.21 Tabla de verdad para el segmento “e” /C/D /CD CD C/D /A/B 1 0 0 0 /AB 1 1 0 1 AB 1 0 1 1 A/B 1 1 1 1 f = /C/D + A/B+ AC+ B/D+ /AB/C Figura 5.22 Tabla de verdad para el segmento “f” /C/D /CD CD C/D /A/B 0 0 1 1 /AB 1 1 1 0 AB 0 1 1 1 A/B 1 1 1 1 g = A/B + BD + AC + A/BC + /AB/C Figura 5.23 Tabla de verdad para el segmento “g” Finalmente se implementan los circuitos lógicos de cada segmento. 8 Estructura Interna de un PLD La matriz AND está formada por una red de compuertas AND conectadas a través conductores y fusibles en cada punto de intersección. La figura 5. Figura 5. el fusible queda intacto y en caso de no requerirse la conexión.com/lapham/archivos/plds. Las matrices pueden ser fijas o programables. La figura 5. conocidas como matrices.5. Cada punto de intersección entre una fila y una columna se denomina celda.pdf . Cuando se requiere una conexión entre una fila y una columna.25 muestra un arreglo AND programado. Se compone de grupos de compuertas AND y OR.24 muestra un arreglo de compuertas no programado. el fusible se abre en el proceso de programación.galeon.3 Dispositivos Lógicos Programables (PLD´S) Es el término general para un circuito integrado que puede programarse para realizar funciones complejas. 8 Fuente http:// www. Una matriz es una red de conductores distribuidos en filas y columnas con un fusible en cada punto de intersección.24 Arreglo AND No Programado. 26muestra un arreglo de compuertas no programado. . La figura 5.25 Arreglo AND Programado. 5. Fig.26 Arreglo OR No Programado.27 muestra un arreglo OR ya programado. La matriz OR está formada por una red de compuertas OR conectadas a través conductores y fusibles en cada punto de intersección.Figura 5. y la figura 5. sabiendo que cualquier función lógica puede expresarse como suma de productos. La PAL se implementa con tecnología bipolar (TTL o ECL).28). Programmable Array Logic) La PAL es un PLD que se ha desarrollado para superar ciertas desventajas de la PLA. Los dispositivos lógicos programables que se usan más comúnmente para la implementación lógica son la PAL y la GAL. sin embargo también se describirá la PLA. 9 Figura 5.Figura 5. Esta estructura permite implementar cualquier suma de productos lógica con un número de variables definido.27 Arreglo OR Programado. Lógica de Arreglos Programables (PAL.28 Diagrama de bloques de una PAL (Programmable Logic Array) Nomenclatura de una PAL 9 Para más información pase a la página 80 . La PAL básica está formada por una matriz AND programable y una matriz OR fija con la lógica de salida (figura 5. tales como los largos retardos debidos a los fusibles adicionales que resultan de la utilización de dos matrices programables y la mayor complejidad del circuito. Los líderes en fabricación de PLDs. la estructura de un PLD AMD es: PAL CE XX CD YY EF C T TIPO DE FAMILIA TECNOLOGÍA DE FABRICACIÓN NÚMERO DE LINEAS POSIBLES DE ENTRADA ESTRUCTURA DE SALIDA NÚMERO DE LINEAS POSIBLES DE SALIDA VELOCIDAD CONSUMO TEMPERATURA DE FUNCIONAMIENTO ENCAPSULADO Figura 5. P . Por ejemplo. RA Registro asíncrono. Texas Instruments y AMD. H Combinatoria con nivel alto activo. V Variable.29 Notación de la estructura de una PAL AMD Dentro de la estructura de salida se tienen las posibilidades contenidas en la tabla 5. X Registro O exclusivo. tienen una notación para identificar los dispositivos.1 Código s Tipos de Salidas L Combinatoria con nivel bajo activo. R Registro. con una salida lógica programable. Matriz Lógica Genérica (GAL. Tabla 5. Las dos principales diferencias entre los dispositivos GAL y PAL son: a) La GAL es reprogramable b) La GAL tiene configuraciones de salida programables. La matriz reprogramable es esencialmente una red de conductores ordenados en filas y columnas.31 se ilustra la estructura básica de una GAL con dos variables de entrada y una de salida. CMOS borrable eléctricamente).30 Diagrama de Bloques de una GAL (Generic Array Logic). En la figura 5. en lugar de un fusible como en el caso de las PAL. La figura 5. ya que usa tecnología ECMOS (Electrically Erasable CMOS. El transistor CMOS tiene 2 compuertas. PAL20V8 y PAL20X8. Estos PLDs son borrables y reprogramables.M Macrocélula. PAL20L8. con una celda CMOS eléctricamente borrable (E2CMOS) en cada punto de intersección. una de ellas totalmente . Esta estructura permite implementar cualquier expresión lógica suma de productos con un número de variables limitado. Generic Array Logic) La GAL se forma con una matriz AND reprogramable y una matriz OR fija . Figura 5. En el mercado se manejan referencias como la PAL16L8.30 muestra el diagrama de bloques de una GAL.1 Tipos de Salidas de una PAL. La GAL se puede programar una y otra vez. dejando en operación normal siempre abierto el transistor.32 se muestra un ejemplo de una sencilla matriz GAL programada para obtener la suma de tres productos. Al aplicar esta tensión el dieléctrico conduce y la compuerta flotante se carga negativamente. Para programar cada celda se aplica o no una tensión mayor a VDD (alta) en la compuerta no flotante. el dieléctrico conduce y permite la descarga de la compuerta flotante. El borrado se puede hacer de dos formas: o Con luz ultravioleta (UV): exponiendo el transistor de 5 a 20 minutos a luz UV. Figura 5. Figura 5. . flotante.31 Estructura Básica de una GAL (Generic Array Logic) En la figura 5. Para este borrado el chip lleva una ventana de cuarzo transparente.32 Programación de una GAL (Generic Array Logic).aislada. voltaje de entrada en nivel alto =2v Voh. la compuerta flotante se descarga porque el dieléctrico conduce. Las diversas GAL tienen el mismo tipo de matriz programable. 115 E2CMOS PLD Genérica 20 15. 15. Al aplicar una tensión alta con polaridad contraria. no se requiere UV y no se requiere sacar el chip de su base. Familias GAL del fabricante Lattice CK VCC Descripción de las características de la GAL comercial referida en la 5. Se diferencian en el tamaño de la matriz. 20 115 E2CMOS PLD Universal GAL22V10 24 10.2. Referenci a Número de Pines GAL16V8A 20 GAL18V10 tPD ICC (mA) Características 10. 15. Las ventajas más importantes de esta técnica son una descarga rápida. voltaje de salida en nivel alto =2.8v I/O IN A I/O IN L I/O IN 1 I/O IN 6 I/O IN V I/O IN 8 I/O IN I/O GND OE .4v Vil. 25 130 E2CMOS PLD Universal GAL26CV1 2 28 15. 15. 25 55. 20 115 E2CMOS PLD Universal GAL22V8A 24 10.2 INtabla G GAL16V8 El microcircuito consta de 20terminales Vcc=5 v +-5% Vih. 25 55. 20 130 E2CMOS PLD Universal Tabla 5. La capa que aisla la compuerta flotante es más delgada. en el tipo de OLMC (Las Macroceldas Lógicas de Salida que contienen circuitos lógicos programables que se pueden configurar como entrada o salida combinacional y secuencial) y en los parámetros de funcionamiento. voltaje de entrada en nivel bajo =0. 115 E2CMOS PLD Genérica GAL22RA1 0 24 15. tales como velocidad y disipación de potencia.o Borrado eléctrico: Es el más usado hoy en día. com/dispositivos-logicos-programables_1. resultan penalizados en tamaño y en velocidad debido a los transistores adicionales en la matriz de puertas OR (figura 5. voltaje de salida en nivel bajo =0.33 Distribución de pines de la GAL16V8 10 PLAs (Programmable Logic Array) Es un PLD que posee características flexibles para diseños más complejos. Vol. en la PLA se puede programar las uniones en ambas matrices sin embargo. 10 Fuente http://html. La PLA se utiliza fundamentalmente para construir máquinas de estados.34 ).rincondelvago.html CONEXIÓN PROGRAMABLE Figura 5.34 Estructura interna de una PLA . OE pines para pld secuencial Figura 5.5v Temperatura de operación 0 a 75 °C 16 posibles variables de entrada 8 posibles variables de salida CK. tripod. y se pueden subdividir en los pasos siguientes: Definir el problema. La implementación del diseño consiste en seleccionar y usar las herramientas. combinatorio o secuencial.Programación de los PLD´S Para la programación de un PLD se utiliza un software especial que convierte el código básico en instrucciones que programen el dispositivo para permitir implementaciones de diseños electrónicos. Esta fase consiste en: 11 Fuente http://lapham25. Obtener tabla de verdad.com/archivos/plds. necesarias para la traducción de los resultados a un mapa de fusibles para la programación del chip.pdf . Dentro de la primera etapa. tanto de hardware y software. Verificación del diseño. Implementación del diseño 3. Diseño lógico 2. Derivar ecuaciones lógicas que describen la operación del diseño. 11El proceso de diseño lógico con PLD’s se resume en tres grandes etapas: 1. Generar un diagrama a bloques. los pasos involucrados son los mismos que en cualquier diseño digital. Prueba funcional del dispositivo. Documentación del diseño. por medio de técnicas de simulación. Un sumador completo de dos palabras de un bit se caracteriza por tener 2 entradas. Compuerta que compara si dos cantidades de un BIT son diferentes: . 2 salidas 2 entradas. 3 salidas 2 entradas. ½ sumador Sumador completo Multiplicador Divisor Restador 4. Configurar el programador universal. Programar chip La etapa final consiste en la verificación del diseño en la cual la correcta programación del PLD es comprobada. Ejercicio 5. 2 salidas 3 entradas. 1 salida 3 entradas. 2 salidas 3 entradas. 2 salidas 2 entradas. para generar archivo mapa de fusibles. 3 salidas 2 entradas. 3 salidas 3. Un medio sumador de dos palabras de un bit se caracteriza por tener 2 entradas. Los pasos de la verificación son: Simulación del funcionamiento del PLD en la computadora. Hacer archivo de ecuaciones Correr software. Selección del PLD. 1 salida 3 entradas. 3 salidas 2.1 Subraye la opción que considere correcta 1. El ___________ tiene acarreo de entrada y puede o no tener acarreo de salida. como por Ejemplo el opal (national). Las siglas PLD significan: Decodificador de línea paralela DemultiplXOR lógico de paridad Dispositivo lógico programable Decodificador de línea programable Dispositivo lineal de paridad 6. Las siglas GAL significan arreglo: Lógico genérico Lineal general Lógico de ganancia Lineal de ganancia Ninguno de los anteriores . PLD programable una sola vez: PAL GAL RAM PALCE ROM 7.NOR OR XOR 74LS83 74LS048 5. 2. 6. 3.Hoja de Respuestas Ejercicio 5. 7. 2 salidas 3 entradas. 4. 2 salidas Sumador completo XOR Dispositivos lógicos programables PAL Lógico genérico Unidad V . 2 entradas.1 1. 5. Prácticas Recomendadas . switch EQUIPO: Fuente de alimentación (5 volt) OBJETIVO: El alumno identificará las características de operación que ofrece el implementar las compuertas lógicas básicas utilizando transistores y resistencias para su aplicación en prácticas posteriores. AND y OR.( R2) 3 resistencias de 1 K a a 1/2 w.( R3) 3 resistencias de 4.1A. MATERIAL: 5 transistores 2N2222 o equivalentes 5 resistencias de 10 K a 1/2 w. probar y presentar los circuitos que se muestran a continuación (figuras 6.PRÁCTICA 1.( R1) Caimanes Cable para protoboard 1 Mini dip.( R1) 3 resistencias de 330 a a 1/2 w. OR y NOT) utilizando transistores y resistencias” UNIDAD TEMÁTICA: “Compuertas Lógicas” DESCRIPCIÓN: Comprobar el funcionamiento de las compuertas básicas NOT. implementadas con circuitos a base de transistores BJT y resistencias. TÍTULO DE LA PRÁCTICA: “Implementación de las compuertas lógicas básicas (AND. C): .7 K a 1/2 w. PROCEDIMIENTO: Implementar. B. Figura 6.1B. Circuito equivalente de las compuertas NOT implementado con un transistor bipolar.1A. Circuito equivalente de la compuerta AND implementado con transistores bipolares.Figura 6. . Figura 6.1C. Circuito equivalente de la compuerta OR implementado con transistores bipolares. . TABLA DE VERDAD: CÓDIGO DE ALUMNO B. I.) 1 C. 7404 (NOT) Fuente de alimentación (5 volts.switch OBJETIVO: Introducir al alumno al trabajo con un display de 7 segmentos Diseñar un circuito lógico a partir de la tabla de verdad Simplificar las ecuaciones utilizando los postulados del Álgebra de Boole PROCEDIMIENTO: A. Obtener y reducir las ecuaciones para cada segmento del display Ecuación para a = d = g: a = /A/B/C + /A/BC + A/BC a = /A/B/C + /BC (/A + A) a = /A/B/C + /BC (1) a = /A/B/C + /BC a = /B (/A/C + C) a = /B (C + /A) . MATERIAL: EQUIPO: 1 C. I. 7408 (AND) Punta lógica 1 Display de 7 segmentos (Cátodo Común) Resistencias de 330 las necesarias Cable para protoboard 1 protoboard 1 Mini dip. 7432 (OR) Multímetro 2 C. utilizando álgebra de Boole para la reducción de ecuaciones.PRÁCTICA 2. Llenar la tabla de verdad en base a los segmentos que se desean activar por dígito. I. TÍTULO DE LA PRÁCTICA: “Visualización de un código utilizando un display de 7 segmentos” UNIDAD TEMÁTICA: “Álgebra de Boole” DESCRIPCIÓN: Implementación de un circuito lógico que permita visualizar el código de un alumno en un display de 7 segmentos. Implementar y conectar el circuito lógico resultante de cada segmento al display de cátodo común. . ) Ecuación para f: f = A/BC Figura 6.4 Circuito lógico para el segmento f C.2 Circuito lógico para los segmentos a.3 Circuito lógico para el segmento b Ecuación para c: c =1 (Conexión directa a voltaje 5v. ) Ecuación para d: d =0 (Conexión directa a 0 v.Figura 6. d y g. Ecuación para b: b = /A + B + C Figura 6. MATERIAL: EQUIPO: 1 Circuitos Integrados 74LS83 Fuente de alimentación (5 volts.5): PRÁCTICA 3.500 Cable para protoboard Mini dip. 74LS83 . PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6.5 Circuito Sumador completo implementado con el C. Palabra A Palabra B Figura 6.) 5 Leds 5 Resistencias de 100 .TÍTULO DE LA PRÁCTICA: “Sumador Completo de 4 bits” UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito sumador completo de 4 bits utilizando el circuito integrado 74LS83.switch OBJETIVOS: Practicar la operación de suma binaria.I. 6 Circuito Sumador completo en serie implementado con el C. 6. 5. TÍTULO DE LA PRÁCTICA: UNIDAD TEMÁTICA: “Sumador en serie” “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito sumador completo de 8 bits utilizando dos circuitos integrados 74LS83. 1. MATERIAL: EQUIPO: 2 Circuitos Integrados 74LS83 Fuente de alimentación (5 volts. 2.6): Palabra A (Bits 0. 7) Palabra B (Bits 4.switch OBJETIVOS: Comprender la conexión en serie de los sumadores para aumentar la longitud de las palabras a sumar. 7) Figura 6.) 9 Leds 9 Resistencias de 100 . PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación ( figura 6. 1. 3) Palabra B (Bits 0.PRÁCTICA 4.I.500 Cable para protoboard Mini dip. 3) Palabra A (Bits 4. 2. 6. 5. 74LS83 . 74LS83 Fuente de alimentación (5 volts.I. . 74LS86 1 C. Apreciar la importancia del manejo del BIT de signo. MATERIAL: EQUIPO: 2 C. 74LS04 5 Leds 5 Resistencias de 100 .PRÁCTICA 5.7 Circuito restador de 4 bits implementado con el C. TÍTULO DE LA PRÁCTICA: UNIDAD TEMÁTICA: “Restador binario de 4 bits “ “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito restador de 4 bits utilizando el método complemento a dos. 74LS83. I.7 ): Figura 6. PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6.500 Cable para protoboard Mini dip switch OBJETIVO: Comprobar el funcionamiento de la resta en complemento a dos.) 1 C. I. I. 74LS04 Leds los necesarios Resistencias de 100 . 74LS86 1 C. I.I.) 1 C. PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6. MATERIAL: EQUIPO: 2 C. . TÍTULO DE LA PRÁCTICA: UNIDAD TEMÁTICA: “Multiplicador binario de 4 x 3 bits “ “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito multiplicador binario de 4 x 3 bits utilizando el C. I.PRÁCTICA 6. I.500 Cable para protoboard Dip switches OBJETIVO: Demostrar que todas las operaciones binarias se pueden realizar utilizando sumadores binarios. 7483 y compuertas lógicas.8) : A4A3A2A1 B3B2B1 Figura 6.8 Circuito multiplicador de 4 x 3 bits. 74LS83 Fuente de alimentación (5 volts. 74LS83 Fuente de alimentación (5 volts. 74LS32 2 C. 74LS08 3 Leds 3 Resistencias de 100 .500 Cable para protoboard Mini dip switch OBJETIVO: Comprender una de las diferentes aplicaciones que puede tener un circuito aritmético. TÍTULO DE LA PRÁCTICA: UNIDAD TEMÁTICA: “Comparador Digital “ “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Implementación de un circuito comparador digital utilizando un restador binario en complemento a dos. por ejemplo un restador como comparador digital.9): Figura 6. I. I. I.) 1 C.PRÁCTICA 7.9 Circuito Comparador de 4 bits . si se activa el BIT de signo entonces A es mayor a B. PROCEDIMIENTO: Implementar y probar el circuito que se muestra a continuación (figura 6. y mediante circuitos lógicos determinamos si A es igual o menor a B. MATERIAL: EQUIPO: 1 C. C y D estén ocupados.10 Tabla de verdad e intersección del semáforo para los carriles A. 1. 6. C y D 99 . 5. Para cualquier otro caso. Llenar la tabla de verdad en base a los enunciados anteriores. El semáforo E-O estará en verde siempre que cualquier carril C o D este ocupado. El semáforo E-O estará en verde cuando ningún vehículo este presente. TÍTULO DE LA PRÁCTICA: “Diseño de un control de semáforos” UNIDAD TEMÁTICA: “Sistemas Lógicos Combinatorios” DESCRIPCIÓN: Programación de un dispositivo lógico programable para la simulación de un semáforo. 4. El semáforo N-S estará en verde siempre que los carriles A o B estén ocupados mientras C y D estén vacantes. I. para una intersección que tiene las siguientes características.PRÁCTICA 8. El semáforo N-S estará en verde siempre que los carriles A y B estén ocupados mientras C y D estén vacantes. El semáforo E-O estará en verde siempre que ambos carriles. PROCEDIMIENTO: Diseñar el circuito lógico que simule el funcionamiento de un semáforo. 3. Figura 6. 2. B. MATERIAL: EQUIPO: Fuente de alimentación (5 volt) C. pero los carriles A y B no lo estén. GAL16V8 Programador Universal 2 Leds : 1 rojo y 1 verde 3 Resistencias de 100 .500 Cable para protoboard 1 protoboard 1 Mini dip-switch OBJETIVO: El alumno aprenderá a programar un GAL mediante el software Wincupl. tanto el semáforo E-O como el N-S estarán en amarillo A. Date 10/06/06. ya que mediante este se validan las características del PLD en uso. por ejemplo número de pines de entrada y/o salida. Finalmente aparece el archivo fuente (figura 6. y después otra requiriendo el número de pines de salida (en este caso dos). Posteriormente se abre una ventana requiriendo el número de pines de entrada necesarios para la práctica (en este caso cuatro). Designer Marta E.11).PLD. Revision 01. Device g16v8a. Transcribir las ecuaciones en un archivo fuente con la extensión .33. en el cual hay que definir el número de pin y el nombre de la entrada o salida.. el campo correspondiente a “Device” es el más importante. en el caso de la GAL16V8. Se recomienda llenar los campos con los datos de su práctica. Assembly Ninguna. tenemos 16 posibles entradas: del pin 2 al 9 y del 12 al 19 (si se utilizan los pines del 12 al 19 como entradas) y 8 salidas: del pin 12 al 19. 100 . como se mostró en la figura 5. etc. por ejemplo: Name Semaforo. Location Ninguna. máximo de sumas en la ecuación. Obtener las ecuaciones o funciones lógicas para E-O y N-S E-O = /A/B/C/D + /A/B/CD + /A/BC/D +/A/BCD + /ABCD + A/BCD +ABCD N-S = /AB/C/D + A/B/C/D + AB /C /D C.B. la última ventana (Pinnodes) no se utiliza así que se puede cancelar. De no llenar el usuario los campos el programa lo hace de forma automática. Company CETI. Partno 00. mediante los siguientes pasos: Abrir el programa WINCUPL Elegir en el menú FILE la opción NEW y después DESIGN FILE. 01 . Marta E. Para las entradas utilizaremos los pines del 2 al 4. /* */ Figura 6.12 Definición de los pines de entrada y salida de la GAL en el archivo fuente. 01/06/2006 . /* */ Figura 6. g16v8 .11 Archivo fuente para la programación de la GAL16V8 en WINCUPL. /* */ PIN = .13). Marta E. y para las salidas el pin 12 y el 13(figura 6. /* */ PIN = . 00 . Ninguna . ceti . . /* */ PIN = . g16v8 . 01/06/2006 . /* */ PIN 4 = C . Ninguna . /* *************** INPUT PINS *********************/ PIN = . Ninguna . ceti . Ninguna . Name PartNo Date Revision Designer Company Assembly Location Device Semaforo . /* */ /* *************** OUTPUT PINS *********************/ PIN 12 = EO . 00 .Name PartNo Date Revision Designer Company Assembly Location Device Semaforo . 01 . /* */ PIN = . /* */ PIN 13 = NS . /* */ PIN 3 = B . /* */ /* *************** OUTPUT PINS *********************/ PIN = . . /* *************** INPUT PINS *********************/ PIN 2 = A . /* */ PIN 5 = D . 101 . PDF. 00 . 01/06/2006 . Las ecuaciones se escriben en forma de mintérminos. . y . sabiendo que : o La operación de suma se expresa mediante el símbolo “# ” o La operación de multiplicación se expresa mediante el símbolo “& ” o La operación de negación se expresa mediante el símbolo “ ! ” o La operación de suma exclusiva se expresa mediante el símbolo “$ ” Name PartNo Date Revision Designer Company Assembly Location Device Semaforo .DOC. . Figura 6. /* *************** INPUT PINS *********************/ PIN 2 = A . Ninguna . 102 . /* */ PIN 13 = NS . /* */ PIN 3 = B .13 Archivo fuente con las ecuaciones para las salidas EO y NS utilizando la simbología del WINCUPL. 01 . Marta E. g16v8 . ceti . /* */ EO = !A&!B&!C&!D # !A&!B&!C&D # !A&!B&C&!D # !A&!B&C&D # !A&B&C&D # A&!B&C&D # A&B&C&D . /* */ /* *************** OUTPUT PINS *********************/ PIN 12 = EO .JED.ABS. /* */ PIN 5 = D . Ninguna . se debe compilar mediante la tecla F9 o en el menú RUN seleccionamos DEVICE DEPENDENT COMPILE. a continuación de los pines de salida (como se muestra en la figura 6. Si el archivo no tiene errores nos genera varios archivos con las extensiones: . NS = !A&B&!C&!D # A&!B&!C&!D # A&B&!C&!D. /* */ PIN 4 = C . Para crear el archivo con la extensión . Guardar el archivo en el menú FILE opción SAVE AS.JED que se grabará en el PLD.13). . 0a Serial# 60008009 g16v8s Library DLIB-h-40-9 Thu Jun 01 20:54:12 2006 Semaforo 00 01 01/06/2006 Marta E.DOC(figura 6. como se muestra en una parte del archivo SEMÁFORO.14) : ******************************************************************** Semaforo ******************************************************************** CUPL(WM) Device Created Name Partno Revision Date Designer Company Assembly Location 5.Al momento de compilar se reducirán automáticamente en lo posible las ecuaciones. ceti Ninguna Ninguna ================================================================= Expanded Product Terms ================================================================= EO => A & !B & C & D # !A & !B #B&C&D NS => B & !C & !D # A & !B & !C & !D ================================================================= Chip Diagram ================================================================= ______________ | Semaforo | x---|1 20|---x Vcc A x---|2 19|---x B x---|3 18|---x C x---|4 17|---x D x---|5 16|---x x---|6 15|---x x---|7 14|---x x---|8 13|---x NS x---|9 12|---x EO GND x---|10 11|---x |______________| 103 . El archivo SEMÁFORO.JED que contiene las secuencias de unos y ceros necesarias para programar la GAL16V8. CUPL(WM) 5. 104 . Finalmente se programa la GAL16V8 mediante un programador universal.14 Archivo SEMAFORO.Figura 6.JED.0a Serial# 60008009 Device g16v8s Library DLIB-h-40-9 Created Thu Jun 15 20:54:12 2006 Name Semaforo Partno 00 Revision 01 Date 10/06/2006 Designer Marta E. que corresponden a la conexión lógica interna de la GAL16V8 (figura 6. Company ceti Assembly Ninguna Location Ninguna *QP20 *QF2194 *G0 *F0 *L01536 11110111101110111111111111111111 *L01568 01111011101110111111111111111111 *L01792 01111011011101111111111111111111 *L01824 10111011111111111111111111111111 *L01856 11110111011101111111111111111111 *L02048 00000011001100000011000000100000 *L02112 00000000111111001111111111111111 *L02144 11111111111111111111111111111111 *L02176 111111111111111110 *C1C16 *_979A Figura 6.15 Archivo SEMAFORO.JED consta principalmente de secuencia de unos y ceros.15).DOC que describe la configuración del chip y las ecuaciones reducidas después de la compilación. utilizando el archivo SEMAFORO.