ENSEIRBLES CIRCUITS LOGIQUES PROGRAMMABLES ALTERA Laurent DULAU Patrice KADIONIK ENSEIRB email http : [email protected] : http://www.enseirb.fr/~kadionik Les circuits logiques programmables Altera - 1 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs CETTE FORMATION EN LIGNE PRESENTE LES PRINCIPAUX COMPOSANTS ET OUTILS D’ALTERA ON TROUVERA DES INFORMATIONS : - UNE PRESENTATION DES PRINCIPALES FAMILLES DE COMPOSANTS PROGRAMMABLES - UNE PRESENTATION DE L’OUTIL MAX+PLUS II - UNE PRESENTATION DU LANGAGE AHDL - UNE PRESENTATION DU LANGAGE VHDL - UN EXEMPLE DE CONCEPTION AVEC L’OUTIL MAX+PLUS II ENSEIRB Les circuits logiques programmables Altera - 2 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Introduction à la logique programmable • • • • Pas vraiment des ASICs. Personnalisation et mise en œuvre simple. Composant directement disponible sur catalogue. Pas de retour chez le fabricant sauf pour les versions masquables. • PAL, GAL, PLD, EPLD, FPGA • 4 technologies : EPROM, EEPROM, SRAM, ANTIFUSIBLE ENSEIRB Les circuits logiques programmables Altera - 3 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs • 2 architectures : – Les PLD : EPROM, EEPROM (Programmable Logic Device) Ce sont des assemblages de macro-cellules fonctionnelles disposant de beaucoup d’entrées/sorties placées sur la pastille de part et d’autre d’une zone centrale où sont regroupées toutes les connexions à réaliser. ENSEIRB Les circuits logiques programmables Altera - 4 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs – Les FPGA : SRAM, ANTIFUSIBLE (Field Programmable Gate Array) Provenant des réseaux de portes, conservent de leurs origines une structure en nombreux petits îlots entourés chacun par des lignes où ils se connectent à la demande. ENSEIRB Les circuits logiques programmables Altera - 5 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs • Fabricants / technologies ACTEL ALTERA AMD ATMEL LATTICE XILINX ANTIFUSE, SRAM EPROM, EEPROM, SRAM EEPROM SRAM EPROM, EEPROM SRAM, ANTIFUSE, EPROM, EEPROM ENSEIRB Les circuits logiques programmables Altera - 6 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs – (!) La configuration du composant s’efface dès que la tension disparaît.8 / 70 - pk/ld/enseirb/1998 v1. Par contre les EPLD à EEPROM se reprogramment quasi instantanément et conservent la configuration donnée jusqu’à ce qu’une autre la remplace même en l’absence de tension. ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA • Historique – La société ALTERA est fondée en 1984 – Premier circuit ALTERA commercialisé en EUROPE par TEKELEC en 1985 ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA • 8 familles : – Classic – MAX5000 – FLASHlogic – MAX7000 – MAX9000 – FLEX 6K – FLEX 8K – FLEX 10K ENSEIRB (EPROM) (EPROM) (SRAM & FLASH) (E2PROM) (E2PROM) (SRAM) (SRAM) (SRAM) .7 / 70 - pk/ld/enseirb/1998 v1. • La technologie SRAM – Rapide et facile à programmer.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .9 / 70 - Les circuits logiques programmables Altera pk/ld/enseirb/1998 v1.• La technologie EEPROM – Les EPLD à EPROM sont programmables électriquement et effaçables aux UV. 12 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .65µm EPROM : 600-3750 : 24-72 : 50-77 MHz : 25 mA ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs • architecture ALTERA/CLASSIC • Caractéristiques : – EPLD très rapide – Faible consommation ENSEIRB Les circuits logiques programmables Altera .11 / 70 - pk/ld/enseirb/1998 v1.10 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/MAX 5000 • Architecture Array matriX) • Techno • Nbre de portes • Nbre d’E/S • Fmax • I/O drive : EPLD type MAX (Multiple : CMOS 0.ALTERA/CLASSIC • • • • • • Architecture Techno Nbre de portes Nbre d’E/S Fmax I/O drive : EPLD : CMOS EPROM : 300-900 : 22-64 : 50-100 MHz : 25 mA ENSEIRB Les circuits logiques programmables Altera . ALTERA/MAX 5000 • architecture ENSEIRB Les circuits logiques programmables Altera .13 / 70 - pk/ld/enseirb/1998 v1.15 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLASHlogic • • • • • • Architecture Techno Nbre de portes Nbre d’E/S Fmax I/O drive : PLD : CMOS 0.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/MAX 5000 • Caractéristiques : – EPLD rapide – Faible coût – Utilisation facile • Applications : – Décodeur d’adresses 20 pins – Périphériques LSI 100 pins ENSEIRB Les circuits logiques programmables Altera .14 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .65µm SRAM : 1600-3200 : 62-172 : 80 MHz : 25 mA ENSEIRB Les circuits logiques programmables Altera . ALTERA/FLASHlogic • architecture ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .6µm E2PROM : 600-5000 : 36-164 : 5-10 ns : 25 mA ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLASHlogic • Caractéristiques : – PLD rapide – Faible coût – Utilisation facile • Applications : – Décodeur d’adresses 20 pins – Périphériques LSI 100 pins ENSEIRB Les circuits logiques programmables Altera .17 / 70 - pk/ld/enseirb/1998 v1.18 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/MAX 7000 • Architecture Array matriX) • Techno • Nbre de portes • Nbre d’E/S • Tpd • I/O drive : CPLD type MAX (Multiple : CMOS 0.16 / 70 - pk/ld/enseirb/1998 v1. 0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/MAX 9000 • Architecture Array matriX) • Techno • Nbre de portes • Nbre d’E/S • Tpd • I/O drive : EPLD type MAX (Multiple : CMOS 0.21 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/MAX 7000 • Caractéristiques : – Très rapide – Très dense – Grand nombre d’E/S – 3.65µm E2PROM : 6000-12000 : 159-216 : 12-15 ns : 25m A ENSEIRB Les circuits logiques programmables Altera .3V/5V sur les E/S (5V sur le cœur) – ISP (MAX 7000S) par bus JTAG – Test JTAG Boundary Scan (MAX 7000S) – Délais prédictibles (interconnections continues) ENSEIRB Les circuits logiques programmables Altera .20 / 70 - pk/ld/enseirb/1998 v1.ALTERA/MAX 7000 • Architecture ENSEIRB Les circuits logiques programmables Altera .19 / 70 - pk/ld/enseirb/1998 v1. 22 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 6000 • Architecture : FPGA type OptiFLEX (Flexible Logic Element matriX) • Techno : CMOS 0.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/MAX 9000 • Caractéristiques : – Très rapide – Très dense – Grand nombre d’E/S – 3.5µm SRAM • Nbre de portes : 5000 à 24000 • Nbre d’E/S : 160 à 215 • Tpd : • I/O drive : 25 mA ENSEIRB Les circuits logiques programmables Altera .ALTERA/MAX 9000 • Architecture ENSEIRB Les circuits logiques programmables Altera .24 / 70 - pk/ld/enseirb/1998 v1.23 / 70 - pk/ld/enseirb/1998 v1.3V/5V sur les E/S (5V sur le cœur) – ISP par bus JTAG – Test JTAG Boundary Scan – Délais prédictibles (interconnections continues) – Programmation en chaîne par bus JTAG via le module Bit Blaster ENSEIRB Les circuits logiques programmables Altera .35 ou 0.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs . ALTERA/FLEX 6000 • Architecture ENSEIRB Les circuits logiques programmables Altera .25 / 70 - pk/ld/enseirb/1998 v1.65µm SRAM • Nbre de portes : 2500-16000 • Nbre d’E/S : 78-208 • Tpd : • I/O drive : 25 mA ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .27 / 70 - pk/ld/enseirb/1998 v1.3V/5V – Test JTAG Boundary Scan – Programmation en chaîne par bus JTAG via le module Bit Blaster ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 8000 • Architecture : FPGA type FLEX (Flexible Logic Element matriX) • Techno : CMOS 0.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 6000 • Caractéristiques : – faible consommation (1mA en stand by) – Très dense – Compatible norme PCI – 3.26 / 70 - pk/ld/enseirb/1998 v1. 0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 8000 • Caractéristiques : – faible consommation (1mA en standby) – Très dense – Grand nombre d’E/S – 3.ALTERA/FLEX 8000 • Architecture ENSEIRB Les circuits logiques programmables Altera .29 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .28 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 10K • Architecture : Mer de portes type FLEX (Flexible Logic Element matriX) • Techno : CMOS 0.5µm SRAM • Nbre de portes : 10000-130000 (250000 Déc97) • Nbre d’E/S : 134-406 • Tpd : • I/O drive : 25 mA ENSEIRB Les circuits logiques programmables Altera .3V/5V sur les E/S (5V sur le cœur) – Test JTAG Boundary Scan – Programmation en chaîne par bus JTAG via le module Bit Blaster ENSEIRB Les circuits logiques programmables Altera .30 / 70 - pk/ld/enseirb/1998 v1. interface PCI.33 / 70 - pk/ld/enseirb/1998 v1..31 / 70 - pk/ld/enseirb/1998 v1..0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 10K • Caractéristiques : – faible consommation (1mA en stand by) – Très dense – Grand nombre d’E/S – 3.32 / 70 - pk/ld/enseirb/1998 v1. ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .3V/5V sur les E/S (5V sur le cœur) – Test JTAG Boundary Scan – Programmation en chaîne par bus JTAG via le module Bit Blaster – 6K-24K de RAM ENSEIRB Les circuits logiques programmables Altera . FIFO) – DSP et filtrage numérique – Unité Arithmétique – ATM.ALTERA/FLEX 10K • Architecture ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ALTERA/FLEX 10K • Applications : – Petites mémoires (SRAM. 0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .35 / 70 - pk/ld/enseirb/1998 v1. SUNOS.34 / 70 - pk/ld/enseirb/1998 v1. 95.1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs ASSIGN OPTIONS ENSEIRB Les circuits logiques programmables Altera .• Plate-forme : Windows3.36 / 70 - pk/ld/enseirb/1998 v1. NT. SOLARIS • Entrée du design • Compilation du design • Vérification du design ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Les différents menus MAX+PLUS II FILE ENSEIRB Les circuits logiques programmables Altera . 0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Editeur graphique double click pour insérer un composant ENSEIRB Les circuits logiques programmables Altera .37 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .38 / 70 - pk/ld/enseirb/1998 v1.HELP ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Les Principaux icones Floorplan Editor Compiler Hierarchy Display Simulator Timing Analyzer Programmer Open File Project Name Help Top level design File Save input file and check Save input design file and compile Save input file and Simule New File ENSEIRB Les circuits logiques programmables Altera .39 / 70 - pk/ld/enseirb/1998 v1. S2). Les circuits logiques programmables Altera ..0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Corps d’un fichier AHDL du type name. in2 : INPUT. ) VARIABLE %type de composant% Q[n.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .42 / 70 - pk/ld/enseirb/1998 v1. state_machine_1 : MACHINE OUTPUT.0]: DFF. ENSEIRB out1.. inout1 : BIDIR.0] : OUTPUT.tdf DESIGN IS 'name' DEVICE IS '7032LC44'.40 / 70 - pk/ld/enseirb/1998 v1.41 / 70 - pk/ld/enseirb/1998 v1.Editeur de symbole ENSEIRB Les circuits logiques programmables Altera .out2[16. par exemple countmax =14 pour un compteur INCLUDE "4count" appel au compteur 4count de la bibliothèque SUBDESIGN IS 'name' ( in1 : INPUT = constante.cpt est du type 4count ss: MACHINE WITH STATES (S0. S1. n+1 bacule D appelée Q0 à Qn cpt: 4count.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Le langage AHDL • • • • • Altera very High Speed Integrated Circuit Hardware Description Language Langage de description créé par Altera Plus souple et plus proche du composant que son grand frère VHDL Non exportable Possibilité par exemple d’inclure des composants des bibliothèques Altera comme ceux de la serie 74xx ou de la librairie primaire comme par exemple une bacule D DFF Machine d’état et compteur facile à mettre en œuvre Description par table Choix possible du type de composant Altera depuis le fichier Rétroannotation possible après compilation • • • • ENSEIRB Les circuits logiques programmables Altera . %choix d'un composant% CONSTANT x=n. ss est une machine d'état BEGIN END. state_machine_1 : MACHINE INPUT. input_value END TABLE. statement. node_name. statement. statement. ss. statement. sans référence à une structure d’implémentation quelconque.clk = clk. END IF.etat1.44 / 70 - pk/ld/enseirb/1998 v1. CASE ss IS WHEN etat0 THEN a=GND. statement. ENSEIRB Les circuits logiques programmables Altera . statement. ELSE statement. WHEN etat1 THEN etc. ELSIF expression END GENERATE. WHEN constant_value => statement.reset=reset.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs TABLE node_name. => output_value. statement. – Flux de données : Décrit le flux entre entrée et sortie au niveau bit. END. output_value. ou table de vérité. ENSEIRB Les circuits logiques programmables Altera .45 / 70 pk/ld/enseirb/1998 v1...LES STRUCTURES IMPORTANTES FOR index_variable IN range IF expression THEN GENERATE statement. CASE expression IS WHEN constant_value => statement. statement. input_value input_value. par des équations élémentaires. ss=etat1.etat2).. node_name input_value. input_value input_value.. => node_name. THEN statement. output_value. TABLE DE VERITE GRAPHE D’ETATS VARIABLE ss : MACHINE WITH STATES (etat0.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Le langage VHDL • • Very High Speed Integrated Circuit Hardware Description Language Normalisation des langages de description ( norme IEEE 1076.87/93 ) – Uniformiser l’apprentissage – Portabilité – Bibliothèques Un modèle VHDL peut être : – Comportemental : Décrit la fonctionnalité d’un objet par un algorithme séquentiel. WHEN OTHERS => statement. => output_value. Les circuits logiques programmables Altera . => output_value. b=VCC. output_value.43 / 70 - pk/ld/enseirb/1998 v1. – Structurel : Décrit la constitution de l’objet en un ensemble d’objets élémentaires interconnectés ( proche du schéma ).0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs • ENSEIRB . BEGIN ss. END CASE. BEGIN END a. bidir1. output2: OUT STD_LOGIC). output1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .47 / 70 - ENSEIRB pk/ld/enseirb/1998 v1. ENTITY entity_name IS PORT( input1.48 / 70 - pk/ld/enseirb/1998 v1. SIGNAL signal_name : STD_LOGIC. END entity_name. :=) – signaux spécifiques à la description de l’objet • affectation séquentielle ( <= ) Les circuits logiques programmables Altera . – Paquetage (PACKAGE) ensemble de déclarations de composants. ARCHITECTURE a OF entity_name IS SIGNAL signal_name : STD_LOGIC. bidir2 : INOUT STD_LOGIC.vhd LIBRARY library_name.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Corps d’un fichier VHDL du type name.46 / 70 - pk/ld/enseirb/1998 v1.Structure hiérarchique d’un modèle VHDL • • Unité de conception primaire : vue externe d’un objet – Entités (ENTITY) boite noire associé à une architecture décrivant la hiérarchie et le comportement de cette boite.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Syntaxe VHDL • • • Ecriture des instructions : séquentielle ( Langage de programmation classique ) Exécution : concurrente – Processus : • une instruction concurrente = un processus • contient des instructions séquentielles • 1 composant = ensemble de processus simultanés s’exécutant de manière asynchrone et communiquant à travers des signaux classe d’objets : – constantes – variables ( affectation immédiate. input2 : IN STD_LOGIC. Unité de conception secondaire : modèle interne d’un objet – Architecture relative à une entité (ARCHITECTURE) ENSEIRB Les circuits logiques programmables Altera . ENSEIRB Les circuits logiques programmables Altera . Les composants sont définis dans d’autres fichier VHDL. input_vector : IN STD_LOGIC_VECTOR(high downto low). utilisable comme une bibliothèque. 0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs UTILISER DES COMPOSANTS DE VOTRE BIBLIOTHEQUE • PACKAGE package_name IS • COMPONENT component_name -. input2 : IN STD_LOGIC.LES PROCESSUS CONCCURENTS --Une architecture contient généralement un processus. ENSEIRB Les circuits logiques programmables Altera . WHEN constant_value => statement. -. ENSEIRB Les circuits logiques programmables Altera . -.Signal Assignment Statement -.49 / 70 - pk/ld/enseirb/1998 v1. LOOP END IF. ENSEIRB Les circuits logiques programmables Altera . process_label: PROCESS VARIABLE variable1 : STD_LOGIC.Subtype Declaration input1. --utiliser ce composant dans votre schéma : instance_name: component_name PORT MAP ( formal_parameter => actual_parameter. FOR index_variable IN __range statement.If Statement -. statement. output2 : OUT STD_LOGIC). statement.Type Declaration PORT( -. -. END CASE. • IF expression THEN statement. WHEN OTHERS => statement. ELSE loop_label: statement.50 / 70 - pk/ld/enseirb/1998 v1. statement. statement.Loop Statement END PROCESS process_label.Component Declaration END COMPONENT. si le processus est séquentiel -.51 / 70 - pk/ld/enseirb/1998 v1. formal_parameter => actual_parameter).Case Statement -. BEGIN WAIT UNTIL clk_signal = '1'. statement.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs LES STRUCTURES IMPORTANTES • CASE expression IS WHEN constant_value => statement.Variable Assignment Statement -.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs . END package_name. bidir2 : INOUT STD_LOGIC.Procedure Call Statement -. ELSIF expression THEN statement. VARIABLE variable2 : STD_LOGIC.Signal Declaration output1.Constant Declaration bidir1. statement. END LOOP loop_label. statement. 53 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Analyseur de temps 3 types d’analyse : – Delay Matrix – Setup/Hold Matrix – Registered Performance ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Le compilateur ENSEIRB Les circuits logiques programmables Altera ..54 / 70 - pk/ld/enseirb/1998 v1. Viewlogic) – série 74xx.. multiplieur. bascules. compteur. • Les modules paramétrables LPM – additionneur. sorties • La librairie EDIF (Electronic Design interchange Format) – assure la compatibilité entre différentes sources ( Mentor. entrées. RAM. registre. DCT. ATM. MPEG. multiplieur. ROM.. FFT.. – intégrables au VHDL • Le programme AMPP (Altera Megafunction Partners Program) (modules disponibles sur catalogue) – DSP...52 / 70 - pk/ld/enseirb/1998 v1. Cadence. PCI ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .Les librairies • la librairie Primaire – portes. FIFO. UART. • Les mégafonctions – série74. Editeur de hiérarchie ENSEIRB Les circuits logiques programmables Altera .56 / 70 - pk/ld/enseirb/1998 v1.55 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Le simulateur ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .57 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Editeur de courbes ENSEIRB Les circuits logiques programmables Altera . Le programmateur ENSEIRB Les circuits logiques programmables Altera .60 / 70 - pk/ld/enseirb/1998 v1.59 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Editeur de Floorplan Placement externe ENSEIRB Les circuits logiques programmables Altera .58 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Placement interne ENSEIRB Les circuits logiques programmables Altera . L’AIDE EN LIGNE ENSEIRB Les circuits logiques programmables Altera .63 / 70 - pk/ld/enseirb/1998 v1.61 / 70 - pk/ld/enseirb/1998 v1.62 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Configuration des FLEX10K par EPROM VCC VCC FLEX10K nCONFIG EPC1 DCLK DATA OE nCS DCLK DATA0 nSTATUT CONF_DONE MSEL0 MSEL1 nCE ENSEIRB Les circuits logiques programmables Altera .0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Le Bit Blaster • • • • Programmation des PLDs à partir d’un PC ou d’une station de travail par bus série ou JTAG Vitesse de transfert : 9600/230000 b/s Programme les familles MAX 9000 et MAX7000S Configure Les séries FLEX lors de la mise au point ENSEIRB Les circuits logiques programmables Altera . extest.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs Le registre d’instruction • Impératifs de test : – Observabilité : qualité des soudures. – de reconnaissance (uescode : code utilisateur.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .65 / 70 - pk/ld/enseirb/1998 v1. ENSEIRB Les circuits logiques programmables Altera . le Boundary Scan Register.1 de test du Joint Test Action Group. idcode : code constructeur – pour adressage et stockage. – Un registre d’instruction. Le Boundary Scan Register C’est un Registre à décalage ENSEIRB Les circuits logiques programmables Altera .66 / 70 - pk/ld/enseirb/1998 v1. • Test du composant sur le circuit imprimé.L’INTERFACE JTAG • Norme IEEE1149.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs LE FREQUENCEMETRE 3 AFFICHEURS 7 SEGMENTS OSCILLATEUR 1MHz SELECTEUR DE GAMME DIVISEUR PROGRAMMABLE 3 DECODEURS BCD / 7 SEGMENTS GENERATEUR D'IMPULSION MEMORISATION ET COMPTAGE SIGNAL D'ENTREE ENSEIRB Les circuits logiques programmables Altera . – Contrôlabilité : Implantation du programme de test après fabrication puis configuration dédiéé à l’application • Commande JTAG : – Issue de la norme (sample.64 / 70 - pk/ld/enseirb/1998 v1. • L’interface comporte : – Un registre de périphérie. bypass. 69 / 70 - pk/ld/enseirb/1998 v1.vhd) DIVISEUR PAR 10 REALISE EN VHDL (div10.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs DIVIVEUR DE FREQUENCE CLKIN DIVISEUR PAR 10 REALISE EN VHDL (div10.VHD.vhd) INIT INIT INIT INIT INIT INIT f e d c MULTIPLEXEUR REALISE EN VHDL (mux.vhd) DIVISEUR PAR 10 REALISE EN VHDL (div10.67 / 70 - pk/ld/enseirb/1998 v1.68 / 70 - pk/ld/enseirb/1998 v1.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs . FAIRE LE SCHEMA DIVISEUR.0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs DECODEUR BCD / 7SEGMENTS DESIGN SOUS FORME AHDL : PROCEDER PAR TABLE DE VERITE digit 0 1 2 3 4 5 6 7 8 9 ENSEIRB a 1 0 1 1 0 1 1 1 1 1 b 1 1 1 1 1 0 0 1 1 1 c 1 1 0 1 1 1 1 1 1 1 d 1 0 1 1 0 1 1 0 1 1 e 1 0 1 0 0 0 1 0 1 0 f 1 0 0 0 1 1 1 0 1 1 g 0 0 1 1 1 1 1 0 1 1 Les circuits logiques programmables Altera .UNITE COMPTEUR DESIGN SOUS FORME DE SCHEMA RF CLK 3 *BASCULES 74175 RETARD (2 inverseurs HEX) RESET 3 compteurs BCD 74390 CLK RAZ SIGNAL D'ENTREE ENSEIRB Les circuits logiques programmables Altera .vhd) DIVISEUR PAR 10 REALISE EN VHDL (div10.GDF b a choix ENSEIRB Les circuits logiques programmables Altera .vhd) CLKOUT REALISER UN FICHIER DIV10.VHD ET UN FICHIER MUX.vhd) DIVISEUR PAR 10 REALISE EN VHDL (div10. 0 Reproduction et exploitation à des fins commerciales interdites sans l'accord exprès des auteurs .TDF UNITES FREQUENCE_IN signal_input DIZAINES UNITE COMPTAGE COMPTEURBCD.TDF CENTAINES Les circuits logiques programmables Altera .70 / 70 - pk/ld/enseirb/1998 v1.F R E Q U E N C E M E T R E .TDF DIZAINES CENTAINES DECODEUR.GDF DECODEUR. G D F ENSEIRB INIT HORLOGE DIVISEUR CLK CLR COMPTEUR 74393 CALIBRE Q1D Q1B & RAZ RF UNITES DECODEUR.