INTRODUCCION A LAS TECNICAS DIGITALES 1SISTEMAS ELECTRONICOS ANALOGICOS DIGITALES DIGITALES: *INFORMACION CODIFICADA EN DOS UNICOS ESTADOS *SE BASA EN EL ALGEBRA BOOLEANA *LOS SISTEMAS DIGITALES PUEDEN CLASIFICARSE EN: - SISTEMAS CABLEADOS COMBINACIONALES SECUENCIALES MEMORIAS CONVERTIDORES SISTEMAS PROGRAMADOS DISP LÓGICOS PROG MICROPROCESADORES MICROCONTROLADORES PROGRAMA TECNICAS DIGITALES 1 CAPÍTULO 1: ÁLGEBRA DE BOOLE Teoremas y Postulados CAPÍTULO 2: FUNCIONES LÓGICAS y MINIMIZACIÓN Funciones Canónicas – T:V – Formas Standard Conceptos – Métodos algebraicos y Gráficos CAPÍTULO 3: SISTEMA DE NUMERACIÓN Y CÓDIGOS Diversos sistemas de Numeración – Códigos detectores y correctores CAPÍTULO 4: ARITMÉTICA BINARIA Sumadores – Restadores – Comparadores – ALU CAPÍTULO 5: DECODIFICADORES Y DEMUX Diseño y síntesis circuitales PROGRAMA TECNICAS DIGITALES 1 CAPÍTULO 6: TECNOLOGÍA Flia CMOS –PLD – Display CAPÍTULO 7: CONTADORES Y REGISTROS Biestables – Contadores – Registro – CAPÍTULO 8: CIRCUITOS DE TIEMPO Diseño de osciladores – Temporizadores – CAPÍTULO 9: CIRCUITOS SECUENCIALES Diseño y Síntesis de Autómatas CAPÍTULO 10: MEMORIAS Y BUSES NOTA: En cada uno de los capitulos se va introduciendo VHDL La simulación y Síntesis se realiza con el programa BOOLE-DEUSTO BIBLIOGRAFIA •TECNICAS DIGITALES I : Rodolfo A Cavallero •DISEÑO LOGICO DIGITAL CON VHDL : S. Brown – Z Vranesic •DISEÑO DE SISTEMAS DIGITALES CON VHDL : S.Perez –E. Soto •DISEÑO DIGITAL, PRINCIPIOS Y PRACTICAS : John Wakerly •GUIAS DE ESTUDIO DE LA CATEDRA : Página Web de la Cátedra •CUADERNILLOS DE CATEDRA: Autogestión Contadores y Registros 8 Circuitos de tiempo 9 Circuitos Secuenciales 10 Memorias y Estructura de Buses 17 18 19 20 x x x x 21 22 23 24 x x x x 25 26 27 28 x x x x 29 30 31 32 x x x R . TEMA UNIDAD 1 Álgebra de Boole 2 Funciones Logicas y su minimización 3 Sistemas de Numeración y Códigos 4 Aritmética Binaria 5 Codificadores-Decodificadores Multiplexores/Demux 6 Tecnologia 1 2 x x 3 4 5 x x x x 6 7 x x 8 x 9 10 11 12 x x x 13 14 15 16 x x x x x Clase Nro. UNIDAD TEMA 7 Biestables.CRONOGRAMA DE DESARROLLO DE ACTIVIDADES ACADEMICAS Clase Nro. FUNCIONAMIENTO RELE . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . SISTEMAS DIGITALES CONBINACIONALES SECUENCIALES A A f B A B f B A f B f . CLASE VACIA: ( 0 ) No contiene ningun elemento OPERACIONES BOOLEANAS ELEMENTOS CON PROPIEDAD “p” CONJUNTO “A “ ELEMENTOS CON PROPIEDAD “q” CONJUNTO “B “ COINCIDENCIA m=A.ALGEBRA DE BOOLE CLASE: Es un conjunto compuesto por ELEMENTOS suceptibles de poseer ciertas propiedades y tener entre ellos. o con elementos de otros conjuntos. ciertas relaciones CLASE UNIVERSAL : ( U = 1) Es el conjunto de todos los elementos que se van a tratar.B UNION M=A+B . B m = BAJOS Y OBESOS “B” HOMBRES OBESOS UNION M=A+B M = BAJOS O OBESOS .DIAGRAMAS DE VENN (Definamos un Universo) DEFINAMOS DOS CONJUNTOS “A” Y “B” “A” HOMBRES BAJOS COINCIDENCIA m=A. 0=0 A+0=A A. B= B .1=A A+ A=1 A.A=0 .A=0 A = A PROPIEDAD CONMUTATIVA PROPIEDAD DISTRIBUTIVA A+B=B+A A(B + C) = AB + AC A . A A + BC…N = (A+B)(A+C)…(A+N) PROPIEDAD DE INVARIANCIA PROPIEDAD DEL COMPLEMENTO A+0=A A+A=1=U A.POSTULADOS DEL ALGREBRA DE BOOLE DIAGRAMA DE VENN ( DUALIDAD) A+1=1 A.1=A A. C = (A.C NEGACION DE MORGAN A = A A+B=A.) ABSORCION ASOCIATIVA A + ABCD…N = A A + (B+C) = (A + B) + C A .B = A + B (1) .TEOREMAS DEL ALGREBRA DE BOOLE PRINCIPIO DE DUALIDAD: SE OBTIENE UNA EXPRESION DUAL SI: (COMPROBAR EN POSTULADOS) (+) (. (A+B+C+…N) = A A. 1 = 0 (0 ) A.B.B).B 0 = 1 . B = A + B VENN .TEOREMA DE DEMORGAN Observe: m3 = M0 con lo que :A . A B FUNCION “OR” A B F 0 0 0 0 1 1 1 1 0 1 1 1 SIMBOLO LÓGICO “OR” A B F=A+B DISPLAY “F” . FUNCION “AND” A B DISPLAY “F” A B F 0 0 0 0 0 1 1 0 1 1 0 1 SIMBOLO LOGICO AND A B F = A.B . CIRCUITO NOT A A TV A f 0 1 1 0 CIRCUITO NOR A B f B B f A TV A SIMBOLO LOGICO .NOR A B f 0 0 1 A 0 1 0 B 1 0 0 1 1 0 CIRCUITO NAND A SIMBOLO LOGICO .B .NOT TV f=A+B SIMBOLO LOGICO -NAND A B f 0 0 1 0 1 1 1 0 1 1 1 0 A B f=A. TV SIMBOLO LOGICO –O-EXCLUSIVA A B f 0 0 0 A 0 1 1 B 1 0 1 1 1 0 TV f=A + B + SIMBOLO LOGICO –O-EXCLUSIVA NEGADA (COMPARADOR DE IGUALDAD) A B f 0 0 1 A 0 1 0 B 1 0 0 1 1 1 f=A + B + . VHDL El lenguaje de programación VHDL (Very High Speed Integrated Circuit Hardware Description Languaje) es un lenguaje que describe el comportamiento del circuito. 1 Estilos de descripción VHDL VHDL – Lenguaje para síntesis y modelado de circuitos – Fernado Pardo y Jose Boluda Editorial Alfaomega VHDL .David Maxinez .Editorial C. es decir describe el hardware En la Fig 1 se observan los tres estilos de descripción ESTILOS DE DESCRIPCIÓN EN VHDL COMPORTAMENTAL (BEHAVIOR) ALGORITMICO FLUJO DE DATOS RTL ESTRUCTURAL JERARQUICO Fig.S.A Diseño de sistemas con VHDL – Editorial Paraninfo .C.E. . all Entity<nombre_entidad>is <listado de puertos> --Declaración de pines end <nombre_entidad>.<nombre_paquete>.VHDL ESTRUCTURA BASICA DE UN ARCHIVO FUENTE VHDL ENCABEZAMIENTO ENTIDAD ARQUITECTURA Library <nombre_libreria> Use<nombre_librería>. Architecture<nombre_arquitectura> of<nombre_entidad> is --Declaracion de señales internas --Declaracion de tipos de datos definidos por el usuario --Declaracion de componentes en caso de instanciación begin --Cuerpo de la arquitectura --Se define la funcionalidad del diseño con: --Asignaciones concurrentes --Procesos --Instanciación de componentes end<nombre_arquitectura>. f:OUT BIT). x1 f x2 Fig. x2: IN BIT. architecture AND of puerta is begin f <= x1 AND x2 end AND. 4 Entidad y Arquitectura .VHDL ENTIDAD Y ARQUITECTURA entity puerta is port (x1. x1 PUERTA f x2 end puerta. Plantee el sistema lógico correspondiente. Cajero 2 Interruptor “B” B=0 interruptor abierto. Construccion de la Tabla de Verdad. . Implementación eficiente Ejemplo 1: SISTEMA DE ALARMA Un supermercado tiene dos cajeros y cada uno de ellos dispone de un interruptor de pedal conectado a un sistema de alarma. 2. Cajero 1 Interruptor “A” A=0 interruptor abierto. Definición de las variables de entrada y su comportamiento.Metodología para la resolución de problemas lógicos Diseño de un circuito combinacional Cuando se diseña un circuito lógico combinacional. A=1 interruptor cerrado. simplificación de la expresión lógica 4. Cuando se pulsa uno de estos interruptores. B=1 interruptor cerrado. Desarrollo de la expresión lógica 3. se prende una luz en la gerencia. o ambos. debemos realizar los siguientes pasos : 1. f=1 alarma activada 3. Luz de gerencia Lámpara “F” f=0 alarma desactivada. Tabla de verdad y expresión lógica Entradas A B 4 Implementación Salida f A B 0 0 0 0 1 1 1 0 1 1 1 1 f .2 Definición de las variables de salida y su comportamiento. B + A.B = m1 + = m2 + m3 Σ 1.B P2 = A + A. 2. 3 SIMPLIFICANDO: f = A.B P4 = (A + A ).(A +B) P2 f=A + B A B f .METODOS DE OBTENCION DE LA FUNCIÓN COMO SUMATORIA DE MINTERM Para obtener una función de la TV se suman los MINTERM que hacen uno ( 1) la función y se los suma. B + A.B + A. B + A.B = A(B + B) + A. Volvamos al sistema de alarma: mi A B f m0 0 0 0 m1 0 1 1 m2 1 0 1 m3 1 1 1 f = A. Veamos el ejemplo del sistema de alarma: Mi A B f M3 0 0 0 M2 0 1 1 A M1 1 0 1 B M0 1 1 1 Se niegan las variables f = A + B = A + B = M3 f .COMO PRODUCTO DE MAXTERM Para obtener una función expresada en MAXTERM se toman lo terminos que hacen cero (0) la TV y se niegan sus variables (Luego a través de la función complemento lo vamos a demostrar). C ) ( A. M2 .B. M4 .B.C ) ( A. m3 .B. M1 .C ) APLICANDO DE MORGAN NUEVAMENTE f = (A + B + C) (A + B + C) (A + B + C) (A + B + C) f = M7 .FUNCION COMPLEMENTO: f = Σ mi f QUE HACEN CERO LA FUNCIÓN f = f = Π Mj Ejemplo: Mj M7 M6 M5 M4 M3 M2 M1 M0 mi m0 m1 m2 m3 m4 m5 m6 m7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 f 0 1 1 0 1 0 0 1 f = m0 + m3 + m5 + m6 NEGANDO EL COMPLEMENTO f = m0 + m3 + m5 + m6 POR DE MORGAN f = m0 .B.C ) ( A. m5 . m6 f = ( A. B .RELACIÓN ENTRE LOS OPERADORES LÓGICOS NEGAR SALIDA AND NEGAR ENTRADAS Y SALIDAS NAND NEGAR ENTRADAS OR NOR NEGAR SALIDA EJEMPLOS A A A+B B B A A B B A+B NEGAR ENTRADAS Y SALIDAS A. AB NAND/NAND f = (A + B)(A + B) OR/NAND f = (A + B) + (A + B) NOR/OR .FORMAS STANDART DE UNA FUNCIÓN DESCRIPCION PROBLEMA TV f EJEMPLO: f AND/OR AND/OR NAND/AND NAND/NAND OR/AND OR/NAND NOR/NOR NOR/OR f = m1 + m2 = AB + AB AND/OR f = f = AB + AB f = AB . x2 IMPLEMENTACIÓN x1 x2 f x3 A continuación escribimos el codigo VHDL correspondiente ENTITY ejemplo1 IS PORT (x1. .x1 + x3. x2. END LogicFunc. END ejemplo1.EJEMPLOS OBTENCION FUNCIONES Y VHDL X3 0 0 0 0 1 1 1 1 X2 0 0 1 1 0 0 1 1 X1 0 1 0 1 0 1 0 1 f 0 0 0 1 1 1 0 1 f = m3 + m4 + m5 + m7 SIMPLIFICANDO : f = x2. f : OUT BIT). ARCHITECTURE LogicFunc OF ejemplo1 IS BEGIN f <= (x1 AND x2) OR (NOT x2 AND x3). x3 : IN BIT. g <= (NOT x3 OR x1) AND (NOT x3 OR x4).g : OUT BIT). ARCHITECTURE LogicFunc OF ejemplo2 IS BEGIN f <= (x1 AND x3) OR (NOT x3 AND x2). x4 : IN BIT. END ejemplo2. f. x1 x3 f x2 g x4 . x3. x2. END LogicFunc.ANÁLISIS DE CÓDIGO VHDL ENTITY ejemplo2 IS PORT (x1. pero los mas importantes son : 0.std_logic_1164. z (alta impedancia) y .all. 1. . USE ieee.EJEMPLO DE CODIGO VHDL Para STD_LOGIC hay un numero de valores legales.(condiciones no importa) LIBRARY ieee. END LogicFunc. x2. END ejemplo4. : OUT STD_LOGIC). ENTITY ejemplo4 IS PORT (x1. ARCHITECTURE LogicFunc OF ejemplo4 IS BEGIN f <= (NOT x1 AND NOT x2 AND x3) OR (x1AND NOT x2 AND NOT x3) OR (x1 AND NOT x2 AND x3) OR (x1 AND X2 AND NOT x3). x3 : IN f STD_LOGIC.